Linx

FPGA——XILINX原语（1）

FPGA——XILINX原语（1）1.时钟组件（1）BUFG（2）BUFH（3）BUFR（4）BUFIO（5）使用场景2.IO端口组件（1）IDDR（2）ODDR（3）IDELAY1.时钟组件时钟结构（
云影点灯大师·2023-12-23 12:10

Windows平台下 USRP E310 基础环境配置

horizon08Github：https://billyas.github.io本文为Billyme原创作品，仅发表于以上平台，不允许转载硬件介绍USRPE310是NI公司开发的便携独立SDR平台具体参数如下XilinxZynq7020S
horizon08·2023-12-23 09:52

智能aptitude解决常规apt安装包时出现的依赖报错问题

正要被安装”问题2.下列软件包有未满足的依赖关系：libc6-dev:破坏:binutils(<2.26)但是2.25-5+deb8u1-linx1正要被安装E
funfan0517·2023-12-23 02:51

Zookeeper 配置超级用户(Windows Linux)

Zookeeper配置超级用户目录.png一、windows配置Zookeeper超级用户windows修改修改zkServer.cmd文件1.zookeeper单机配置超级用户/***zk设置超级管理员:适合linx
宇宙小神特别萌·2023-12-22 17:34

不能使用鼠标在vi中实现粘贴功能

编辑器中使用鼠标粘贴复制了，大大降低了工作效率，原本想把这两行代码粘贴到每个服务器上，简化日常运维操作，如下图所示：在服务器A上选中这两行代码到B服务器上用vi或者vim编辑器打开要修改的文件输入i，进入命令行模式，由于在LInx
浪迹天涯008·2023-12-22 14:11

【FPGA 器件比较】Altera -- Xilinx

比较以下市场前二名的产品线及定位应用场景XilinxAltera高性能VersalAgilexF/I性能Virtex/Kintex/Artix/ZynqUltraScale+AgilexF/I/Stratix10
hcoolabc·2023-12-22 10:43

MIT 6.S081学习笔记（第五章）

开始之前，切换分支：$gitfetch$gitcheckoutcow$makeclean一、问题QuestionrequirementsThefork()systemcallinxv6copiesalloftheparentprocess
瑜陀·2023-12-21 22:52

kotlin协程库报错“Program type already present”解决

kotlinx.coroutines的github地址协程库中关于Android的文档说明为了在Android
tinyvampirepudg·2023-12-21 18:27

linux嵌入式开发-Zynq开发板配置usb_gadget模拟HID鼠标

文章目录前言本实验基于alinxZynq7010开发板。目的是通过usb_slave连接到PC上，让开发板作为一个鼠标从设备接入电脑，并可以通过linux上命令操作移动、点击鼠标等。
flyingrtx·2023-12-21 17:19

Xcode git的使用

文翻译自UnderstandingGitSourceControlinXcode（译者myShire）欢迎您加入我们的翻译小组。在应用程序开发过程中，很重要的一部分工作就是如何进行源码的版本控制。
kunpengapple·2023-12-21 07:43

第1周复盘丨推荐一本让你心想事成的小书

作者|林小西来源|林小西(ID：mrlinxiaoxi)本文共计2895字，预计阅读8分钟。你好哇，我是林小西。时间飞逝，转眼到了2023的第一个周末。我在2022年接触并学习了复盘。什么是复盘？
林小西·2023-12-20 18:12

FPGA 实现 LeNet-5 卷积神经网络 数字识别，提供工程源码和技术支持

Zynq7020的设计说明PL端FPGA逻辑设计PS端SDK软件设计免责声明2、相关方案推荐卷积神经网络解决方案FPGA图像处理方案3、详细设计方案PL端：ov7725摄像头及图像采集PL端：图像预处理PL端：Xilinx
9527华安·2023-12-20 17:35

智能计算系统课程-01环境配置

环境配置课程简介软件平台及工具链安装IDE工具：vitis安装嵌入式平台安装&交叉编译器部署下载解压到指定位置安装交叉编译工具配置板级支持包总结及环境检查课程简介本课程是本人在bjtu学习的课程之一，课程目标是在xilinx
虎虎大人·2023-12-20 03:51

Kotlin 协程库v1.7.1的核心模块（kotlinx-coroutines-core）-- kotlinx.coroutines篇

目录asContextElement：asCoroutineDispatcher：jsasDeferred：asExecutor：jsasPromise：async:jsawait：awaitAll：awaitCancellation:cancelAndJoin：cancelChildren：CancellableContinuation：CancellationException：Closeab
小铁-Android·2023-12-19 23:29

超低延时4K级可定制化专业视觉计算平台

GenICamV2.4.0标准，支持用户自定义XML描述文件>内置工业机器视觉行业标准的U3visonIP>基于FPGA,支持Bayer、YCbCr、RGB等格式,满足高帧率/高分辨率图像采集需求基于XilinxZynqUltraScale
深圳信迈科技DSP+ARM+FPGA·2023-12-19 10:23

Xilinx 7系列FPGA时钟篇(2)_时钟区域简介

作者：XiaoQingCaiGeGe原文链接上一篇介绍了7系列FPGA的整体时钟架构，FPGA是由很多个时钟区域组成，时钟区域之间可以通过ClockBackbone和CMTBackbone来统一工作。本篇咱们就说一下时钟区域的内部结构，如图1所示的虚线框内即为一个时钟区域：时钟区域结构图Tips1.BUFG即为全局时钟缓冲器，从图上看到，其输出时钟通过ClockBackbone可以到达任意一个时钟
苏十一0421·2023-12-18 22:55

【Xilinx】开发环境（七）- vitis开发环境-开发工程构建

此系列博客，仅对Xilinx平台PS端（ARM部分）开发做介绍，不对PL(FPGA)做过多介绍。
有意思科技·2023-12-18 02:17

【Xilinx】开发环境（六）- vitis开发环境介绍和安装

此系列博客，仅对Xilinx平台PS端（ARM部分）开发做介绍，不对PL(FPGA)做过多介绍。
有意思科技·2023-12-18 02:16

xilinx原语介绍及仿真——ODELAYE2

  7系列IO模块相关的结构如图1所示，前文对IOB、IDELAYE2、ILOGIC、OLOGIC进行了讲解，还剩下ISERDESE2、OSERDESE2、ODELAYE2原语，本文对ODELAYE2进行讲解，该原语只有HPbank才有，即7系列FPGA的A7系列没有ODELAYE2结构，不能使用ODELAYE2原语。图17系列IO模块(左侧HPbank，右侧HRbank)  图2中显示了这5个结
电路_fpga·2023-12-18 00:51

xilinx原语详解及仿真——OSERDESE2

1、概括OSERDESE2  OSERDESE2（OutputParallel-to-SerialLogicResources是7系列FPGA器件中的专用并串转换器，具有特定的时钟和逻辑资源。图1是OSERDESE2的框图，每个OSERDESE2模块都包含一个用于数据和三态控制的专用串行器。数据和三态串行器输出都可以配置为SDR（在时钟的单沿传输数据）和DDR（在时钟的双沿传输数据）模式。数据序列
电路_fpga·2023-12-18 00:51

xilinx原语介绍及仿真——IDDR

  IDDR的主要功能就是将输入的双沿信号转换为单沿信号输出给FPGA内部逻辑进行使用，IDDR位于通1中的ILOGICE部分，在讲解IDDR使用前，需要了解ILOGICE的结构及功能。图17系列IO模块(左侧HPbank，右侧HRbank)1、ILOGICE  ILOGICE位于IOB旁边，ILOGICE块包含同步元件，用于在数据通过IOB进入FPGA时捕获数据。7系列芯片中ILOGICE可能是
电路_fpga·2023-12-18 00:21

xilinx原语详解及仿真——ODDR

  ODDR位于OLOGIC中，可以把单沿传输的数据转换为双沿传输的数据，在讲解ODDR功能之前，需要先了解OLOGIC的结构及功能。1、OLOGIC  OLOGIC块位于IOB的内侧，FPGA内部信号想要输出到管脚，都必须经过OLOGIC。OLOGIC资源的类型为OLOGICE2（HPI/OBank）和OLOGICE3（HRI/OBank），两者在功能和结构上是相同的，所以本文称为OLOGIC。
电路_fpga·2023-12-18 00:21

基于FPGA的HDMI编码模块设计——OSERDESE2

Xilinx还存在一个原语，可以直接将并行的单沿数据转换为串行的双沿采样数据，与ODDR复用相同的硬件资源OLOGIC，就是OSERDESE2原语。  前文
电路_fpga·2023-12-18 00:21

XILINX IDE开发错误类型总结(持续更新...)

1.首次在ubuntu18.04.4运行HLS报错，错误类型：stidio等头文件找不到原因：没有安装gcc等代码库解决方法：安装即可库即可sudoapt-getinstallgccsudoapt-getinstallgcc-multilib2.vivado关键警告/错误错误描述：[BD41-1356]Slavesegmentisnotmappedinto.PleaseuseAddressEdit
robot.zhoy·2023-12-17 07:26

Linux笔记：关于Linux操作系统的特性、界面、购买、安装、接入操作等

Linux,手机端的如：Android、iOS系统等Linux作为服务器最常用的系统，在使用上与windows有很大区别Linux操作系统诞生于1991年，根据Unix开发而来，是免费的类Unix操作系统Linxu
Wang's Blog·2023-12-17 01:31

【FPGA/verilog -入门学习9】verilog基于查找表的8位格雷码转换

简单说，就是一个预先存储好结果的数据表通过访问这张预先存储好结果的数据表，可以快速的获取不同输入的输出结果查找表可以免去运算的过程，尤其对于复杂的运算更是可以大大减少运算开销和运行时间2，怎么使用1，Xilinx
王者时代·2023-12-16 23:25

Linxu MMC 驱动子系统(一)

LinuxMMC驱动子系统详解_linuxmmc驱动-CSDN博客SD/SDIO/MMC驱动是一种基于SDMMC和SDSPI主机驱动的协议级驱动程序，目前已支持SD存储器、SDIO卡和eMMC芯片。因为linux内核mmc子系统里面已经实现了这些协议，我们以后并不需要重新实现这些，只需要对协议有个简单的了解。mmc是比较老的存储卡了，sd是mmc的替代者，sdio是基于sd而额外开发出的一种io接
李小白20200202·2023-12-16 19:57

【 TES720D】基于国内某厂商的FMQL20S400全国产化ARM核心模块

该款核心板的主芯片兼容XILINX的ZYNQ7010或ZYNQ7020系列FPGA。核心板上布了DDR3SDRAM、EMMC、SP
北京青翼科技·2023-12-16 16:33

verilog进阶语法-触发器原语

概述:xilinx设计的触发器提供了多种配置方式，方便设计最简触发器，同步复位触发器，异步复位触发器，同步时钟使能触发器，异步时钟使能触发器。输出又分为同步复位和置位，异步清零和预置位。
q511951451·2023-12-16 13:45

基于FPGA的视频接口之高速IO

简介相对于其他视频接口来说，高速IO接口（以Xilinx公司为例，spartan6系列的GTP、Artix7系列的GTP，KENTEX7系列的GTX和GTH等）具有简化设计、充分利用FPGA资源、降低设计成本等功能
Eidolon_li·2023-12-16 00:59

Xilinx FPGA——ISE时序约束“建立时间不满足”问题解决记录

一、现象最近使用赛灵思的FPGA设计项目时，出现时序约束失效问题。点进去发现如下：一个始终约束没有生效，有多处报错。二、原因出现这个问题的原因是，建立时间不满足。时序违例的主要原因是建立时间和保持时间不满足要求，那么什么情况下会出现建立时间和保持时间不满足要求呢？建立时间不满足要求通常是因为组合逻辑处理时间太长！保持时间不满足要求通常是因为组合逻辑处理时间太短！建立时间和保持时间都不满足往往出现在
仲南音·2023-12-14 22:21

【XILINX】记录ISE/Vivado使用过程中遇到的一些warning及解决方案

前言XILINX/AMD是大家常用的FPGA，但是在使用其开发工具ISE/Vivado时免不了会遇到很多warning，(大家是不是发现程序越大warning越多？)
神仙约架·2023-12-14 22:44

Xilinx原语详解——IBUFDS & OBUFDS

  在使用FPGA时，往往会用到一些差分信号，比如HDMI接口，LVDS接口的ADC、显示器等等设备，而FPGA内部往往只会使用单端信号，就需要完成单端信号和差分信号的相互转换，xilinx提供了两个原语对所有
电路_fpga·2023-12-14 13:25

Kotlin 协程：简单理解 runBlocking， launch ，withContext ，async，doAsync

而平时我们要想在AndroidStudio使用协程，先要在gradle引入协程依赖：implementation"org.jetbrains.kotlinx:kotlinx-coroutines-core
Jason_Lee155·2023-12-14 12:40

【XILINX】ISE chipscope出现错误 Can‘t load jre bin client jvm.dll

问题ISEchipscope出现错误Can'tloadjrebinclientjvm.dllC:\Xilinx\14.7\ISE_DS\ISE\bin\ntC:\Xilinx\14.7\ISE_DS\.
神仙约架·2023-12-06 19:55

K7系列FPGA多重启动(Multiboot)

  Xilinx家的FPGA支持多重启动功能（Multiboot），即可以从多个bin文件中进行选择性加载，从而实现对系统的动态更新，或系统功能的动态调整。  
今朝无言·2023-12-06 14:56

【Error】java.lang.NoClassDefFoundError: Failed resolution of: Lkotlinx/coroutines/CoroutineScope；

会报下面错误java.lang.NoClassDefFoundError:Failedresolutionof:Lkotlinx/coroutines/CoroutineScope;这通常表示Kotlin
Chelsea0522·2023-12-06 13:50

kotlin--SharedFlow运用

可以一对多，发射一次，多端接收效果：1.定义一个类，来对MutableSharedFlow对象作操作packagecom.aruba.flowapplyapplication.commonimportkotlinx.coroutines.flow.MutableSharedFlow
aruba·2023-12-06 13:33

xilinx系列FPGA基于VIVADO的pin delay列表生成说明

目录1概述2示例平台3操作说明4注意事项xilinx系列FPGA基于VIVADO的pindelay列表生成说明1概述本文用于讲诉xilinx系列FPGA基于VIVADO的pindelay列表生成说明，以及一些注意事项
风中月隐·2023-12-06 08:44

Vivado对应Matlab版本,vivado安装System Generator不支持新版Matlab怎么办？

按照Xilinx的作风，Vivado只支持最近两年3个版本的Matlab，当前最新版vivado2018.3只支持2017a,2017b,2018a，连matlab2018b都不支持SystemGenerator
大福mk~~~·2023-12-06 02:09

linux vivado windows,vivado2017.2 license 下载

vivado2017.2是一款Xilinx开发的功能强大的产品加工分析软件，在专业化的产品加工方面，提高产品上市的时间决定于加工的流程设计以及优化的设计方案，定制一套专业的加工流程是每一个厂家以及设计师都需要面对的问题
如果有片海·2023-12-06 02:08

芯灵思SInA33开发板怎样烧写镜像文件

上一节已经制作好了linux镜像文件，现在将它烧入开发板中需要的工具有*SINLINX-A33_qt-4.8.7_lcd1024x600_v3.1#镜像文件*PhoenixSuit#烧写工具*串口线或USB
sinlinx123·2023-12-06 01:38

【risc-v】易灵思efinix FPGA riscv嵌入式软件源码分享

本系列会覆盖以下FPGA厂商易灵思efinix赛灵思xilinx阿尔特拉Altera本文内容隶属于【易灵思efinix】系列。
神仙约架·2023-12-05 23:59

基于ZYNQ 的多轴运动控制平台关键技术研发-总体架构设计(一）

基于多轴运动控制平台的实时通信和同步控制需求，采用XilinxZynq7020SoC作为核心处理器，设计了双核SoC多轴运动控制平台的总体架构。
深圳信迈科技DSP+ARM+FPGA·2023-12-05 23:16

赛灵思 Xilinx Vivado 时序收敛技巧之总体脉冲宽度时序裕量违例 (TPWS) 第 1 部分

欢迎阅读Vivado时序收敛技巧系列博客。在本系列中，我们将介绍可归类为脉冲宽度违例(PulseWidthViolation)的多种类型的时序违例。本文将主要介绍“最大偏差违例”相关内容。有多种类型的时序违例可归类为脉冲宽度违例。最大偏差违例（本文详解之重点）最小周期违例（详见此处）。最大周期违例低脉冲宽度违例高脉冲宽度违例如需了解脉冲宽度违例的详情，请参阅“时序汇总报告(ReportTiming
芯语芯愿·2023-12-05 21:56

Vivado时序收敛技术（一） Baseline基础理论

本文整理自Xilinx公开课：Vivado时序收敛技术。有些知识在公开课中讲的并不是很细，因此我又对齐进行了整理，分为了几篇文章。
yundanfengqing_nuc·2023-12-05 21:56

Vivado时序约束（转载）

Vivado时序约束本文主要介绍如何在Vivado设计套件中进行时序约束，原文出自Xilinx中文社区。
wangyanchao151·2023-12-05 21:55

VIVADO时序约束之时序例外(set_multicycle_path)

如果路径起点和终点的控制电路允许，Xilinx建议您使用多周期路径约束来放宽设置要求。根据您的意图，保留要求可能仍然保持原始关系。这有助
Abel……·2023-12-05 21:53

xilinx usb下载器 速度高速极限设置 JTAG-SMT2 JTAG-HS2 JTAG-HS3和Platform Cable USB DLC9 DLC10速度测试

xilinxusb下载器下载速度极限设置以及高速JTAG-SMT2(HS1HS2HS3)和DLC9DLC10速度测试对于一款xilinx的下载器，研发和烧录以及boss都最关心下载速度的极限值。
rui22·2023-12-05 09:46

Xilinx下载器platform cable usb DLC10在ISE和vivado驱动安装方法

赛灵下载器思驱动安装方法XILINXUSB下载器驱动的安装Xilinx下载器驱动常见安装方法使用下载器如下图：安装xilinx软件后，正常插上就会自动安装驱动。
rui22·2023-12-05 09:46
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