Systemverilog

System Verilog Assertion for debug

SystemVerilogAssertion是非常好的验证方法，通过SVA可以显式描述需要验证的电路逻辑，并且仿真工具可以在仿真的过程中自动输出波形出错信息，从而替代传统的看波形调试方法，提高前端设计验证效率
cleverc·2016-02-18 18:00

[原创][FPGA]Quartus实用小技巧（长期更新）

在Edit->InsertTemplate下可以看到VerilogHDL、SystemVerilog、VHDL、AHDL、QuartusIITCL、TCL的语言模板
青鸟晴空·2016-01-28 11:00

从Verilog到VHDL：基本语法

从学校里开始,我所接触的就一直是VerilogHDL而非更老牌的VHDL,而且后续接触的项目中也多半是Verilog的用户，坦白的讲，Verilog的活力也确实更足一些，从IEEE1800-2005开始的SystemVerilog
·2015-11-13 20:06

[虚拟化/云][全栈demo] 为qemu增加一个PCI的watchdog外设（九）

通过systemverilog 写testbench.   很久之前研究过AC97的verilog代码。但是很久没用verilog/vhdl的写代码，估计需要很长时间恢复功力啊。
·2015-11-12 21:58

谈谈验证中的SystemVerilog和CPP//

原文地址： 谈谈验证中的SystemVerilog和CPP 作者： wasabi 两种语言都用了几年了，一直想找个机会总结一下。今天有空说一说我的理解。
·2015-11-08 15:05

【原创】关于$test$plusargs和$value$plusargs的小结【SystemVerilog/Verilog】

plusargs和$value$plusargs的小结 Abtract     $test$plusargs和$value$plusargs作为进行Verilog和SystemVerilog
·2015-11-02 10:26

运行cadence dpi例子出现的问题

做ASIC验证的童鞋们可以学学SystemVerilog DPI，它允许Verilog代码直接调用C或者C++子程序，且比Verilog PLI简单。
·2015-11-02 09:34

SystemVerilog Based Verification Methodology

SystemVerilog Based Verification Methodology Introduction Verification Challenge Verification
·2015-11-01 10:29

SystemVerilog例子---traffic light

module traffic_light( output logic green_light, yellow_light, red_light, input sensor, input [15:0] green_downcnt, input [15:0] yellow_downcnt, input clock,
·2015-10-31 11:48

如何在SystemVerilog中手动设置随机化seed

可以产生受约束的随机激励是sv验证语言中最主要的feature，这里有一个常常会被验证工程师忽视的问题，就是随机化种子（seed）。我们知道，用verilog里面的$random或者sv里面的$urandom产生的都只是伪随机数，也就是说，如果不改变seed，每次仿真产生的随机数都一样。sv的受约束的随机化方法与上述情况其实也有点相同。sv中，每个对象维持自身的内部RNG，排他地用于randomi
·2015-10-31 10:02

从logic数据类型的用法看SystemVerilog的优点

而在SystemVerilog中，我们将会看到你可以在过去verilog中用reg型或是wire型的地方用logic型来代替。
·2015-10-31 10:02

SystemVerilog 简单ALU模型

//definitions.sv 1 `ifndef DEFS_DONE 2 `define DEFS_DONE 3 package definitions; 4 5 parameter VERSION = "1.1"; 6 7 typedef enum bit [1:0]{ADD, SUB, MUL} opcodes_t; 8 9 typedef struct{1
·2015-10-27 14:19

[笔记] systemverilog学习笔录

0c76d0244b35eefdc8d333ad.html http://wenku.baidu.com/view/f5821f34eefdc8d376ee32ad.html  Useful SystemVerilog
·2015-10-27 14:17

[笔记]systemverilog书本推荐

1、 http://www.amazon.cn/SystemVerilog%E9%AA%8C%E8%AF%81-%E5%85%8B%E9%87%8C%E6%96%AF%C2%B7%E6%96%AF%E7%
·2015-10-27 14:17

AMBA AHB总线

以下代码实例使用的是SystemVerilog描述。（一）AHB总线信号接口：包括A
绿羊·2015-10-03 21:00

AHB总线RAM外设SystemVerilog实例

1`include"defines.sv" 2 3moduleahb_ram#( 4parameterAW=16, 5DW=32 6)( 7inputlogicHCLK, 8inputlogicHRESETn, 9ahb_slv_intf.sahb 10); 11 12localparamBYTE_BITS=8, 13OFST_BITS=$clog2(DW/BYTE_BIT
绿羊·2015-10-02 20:00

SystemVerilog中有关class类的基础知识

1、class中的变量、宏定义等称为类的属性，函数和任务称为类的方法2、声明对象时可以指定input/output/inout/ref3、复制对象，复制的是句柄而不是对象的内容。类的每个对象，对于属性、方法等都有自己的副本4、classc;...endclasscc0;//“c0”就是对象c0的句柄,在此处仅相当于一个name，类似于仅是创建了一个c类型的变量c0，而这个变量保存类c对象//的句柄
ZYZ_DIDO·2015-09-16 17:29

数字集成电路设计-18-UVM

引言UVM（UniversalVerificationMethodology）可以理解为形而上的东西，可以理解为是基于Systemverilog的一个库，提供一些API调用。
rill_zhen·2015-05-24 14:00

数字集成电路设计-17-svunit环境构建

SVUnitisaunittestframeworkfordeveloperswritingcodeinsystemverilog.Verifysystemverilogmodules,classesandinterfacesinisolationwithSVUnitto
rill_zhen·2015-04-28 22:00

SystemVerilog语言简介(三)

SystemVerilog通过使用'操作符提供了数据类型的强制转换功能。这种强制转换可以转换成任意类型，包括用户定义的类型。
mao0514·2013-10-09 16:00

SystemVerilog语言简介(二)

SystemVerilog通过使用typedef提供了一种方法来定义新的数据类型，这一点与C语言类似。用户定义的类型可以与其它数据类型一样地使用在声明当中。
mao0514·2013-10-09 16:00

SystemVerilog语言简介(一)

1.接口（Interface）Verilog模块之间的连接是通过模块端口进行的。为了给组成设计的各个模块定义端口，我们必须对期望的硬件设计有一个详细的认识。不幸的是，在设计的早期，我们很难把握设计的细节。而且，一旦模块的端口定义完成后，我们也很难改变端口的配置。另外，一个设计中的许多模块往往具有相同的端口定义，在Verilog中，我们必须在每个模块中进行相同的定义，这为我们增加了无谓的工作量。Sy
mao0514·2013-10-09 16:00

关于这个博客：FPGA设计与验证笔记

软件环境:Vivado,QuestaSim；设计语言：VerilogHDL;验证语言：SystemVerilog，TCL;验证环境：UVM/OVM;希望自己能长期坚持。
sprcome·2013-06-07 22:55

System Verilog的概念以及与verilog的对比

SystemVerilog语言简介SystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE1364-2001Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了C语言数据类型
gtatcs·2013-05-24 16:12

systemverilog语言简介

 SystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE1364-2001Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了C语言数据类型、结构、压缩和非压缩数组
lihaichuan·2012-09-01 19:38

systemverilog编译介绍

本文介绍在windows环境下，systemverilog利用gcc和modelsim进行编译，并且运行仿真结果，gcc(MinGW)的安装或可能遇到的问题参见本文附录，并且介绍了systemverilog
lihaichuan·2012-09-01 19:42

深入浅出FPGA-12-VMM（验证方法学）

VMM验证方法学的语言基础是systemverilog语言。它所有的方法学基础都是来自于systemverilog，并吸收了C语言的一些先进
rill_zhen·2012-08-17 12:00

Ubuntu11.10配置Modlesim6.5

   最近做毕设需要用到Modelsim进行Systemc和SystemVerilog的混合仿真，在Ubuntu11.10下进行了安装和简单的配置。   
hjctty·2012-02-16 14:09

Ubuntu11.10配置Modlesim6.5

最近做毕设需要用到Modelsim进行Systemc和SystemVerilog的混合仿真，在Ubuntu11.10下进行了安装和简单的配置。
hjctty·2012-02-16 14:09

asic验证工程师

3、测试平台开发，基于高级硬件语言如SystemVerilog的直接测试案例和随机化测试案例设计及功能覆盖率生成。
android迷·2011-07-14 10:00

SystemVerilog读取文本文件及hash数据初始化

在systemverilog中读取如下文件file.txt内容addr 12345678data aa55aa55attri cececece并把这些键值对存储在一个hash数组h_array[string
edablog·2010-10-14 00:00

学好验证的基本功

1.SystemVerilog有什么特点对验证有用?        
politefish·2009-12-17 09:00

SystemVerilog语言简介

 1.接口（Interface）%i  ]:q./%z&f+Z7]-X4E  y/Q1o$F6m6~Verilog模块之间的连接是通过模块端口进行的。为了给组成设计的各个模块定义端口，我们必须对期望的硬件设计有一个详细的认识。不幸的是，在设计的早期，我们很难把握设计的细节。而且，一旦模块的端口定义完成后，我们也很难改变端口的配置。另外，一个设计中的许多模块往往具有相同的端口定义，在Verilog中
politefish·2009-11-28 16:00

从Verilog到VHDL

技术从学校里开始,我所接触的就一直是VerilogHDL而非更老牌的VHDL,而且后续接触的项目中也多半是Verilog的用户，坦白的讲，Verilog的活力也确实更足一些，从IEEE1800-2005开始的SystemVerilog
politefish·2009-09-07 10:00

如何设计Assertion-based Monitor(1)

如果是Timing方面的约束，为更好的描述，可以使用相关的描述工具如Timingdesigner来进行设计，完成后，使用语言来描述这些设计约束；（2）将这些设计约束用SystemVerilogAssertions
sttypxx520·2008-06-25 10:00

Verilog HDL 与数字电路设计

王冠，黄熙，王鹰编著2006年机械工业出版社第1章概述1.1什么是HDL1.2VerilogHDL概述1.3VerilogHDL与VHDL的比较1.4SystemVerilog1.5小结VerilogHDL
lybra·2008-04-30 16:00

[导入]SourceForge上有关Verilog/SystemVerilog/SystemC的开源项目[转]

[导入]SourceForge上有关Verilog/SystemVerilog/SystemC的开源项目[转]原文地址：http://blog.csdn.net/phixcoco/archive/2006
William Wang's Weblog·2007-07-22 17:00
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