Systemverilog 第8页

硅芯思见：“软约束”到底有多“软”

在SystemVerilog中，约束一般分为两种：一种称之为“硬约束hardconstraint”，这种也是我们经常使用到的约束方式，还有另外一种称之为“软约束softconstraint”，那么这个“

硅芯思见·2022-08-29 07:55

System Verilog 视频缩放图像缩放 vivado 仿真

本文链接：https://blog.csdn.net/qq_46621272/article/details/126439519SystemVerilog视频缩放图像缩放vivado仿真文章目录SystemVerilog

老皮芽子·2022-08-23 21:40

systemverilog学习 --- 代码重用

参数化类(parameterizedclass)systemverilog也支持参数化的类。

IC2ICU·2022-08-13 13:11

SystemVerilog基于覆盖率驱动验证技术（CDV）和生成-查看覆盖率报告

作者：小白蒋所有的努力都是为了做个小白，单纯且快乐~本文内容基于覆盖率驱动的验证技术（CDV）：代码覆盖率：断言覆盖率定义功能覆盖率模型covergroup解释功能覆盖率的采样事件定义覆盖点：bins定义覆盖点：条件覆盖定义覆盖点：状态跳转覆盖定义覆盖点：交叉覆盖生成覆盖率报告和查看覆盖率报告：基于覆盖率驱动的验证技术（CDV）：覆盖率是对RTL设计功能进行验证后达到的覆盖百分比（1）检查过程需满

小白蒋博客·2022-07-08 07:47

VCS选项

compiler-timeOptions1.1OptionsforAccessingVerilogLibraries1.2OptionsforIncrementalCompilation1.3OptionsforSystemVerilog1.4OptionsforSystemVerilogAssertions1.5OptionsforControllingtheCCompi

paullucas·2022-07-08 07:44

VCS option

1.1VCS常用的编译选项表21VCS常用的编译选项选项说明-assertdumpoff|enable_diag|filter_past定义SystemVerilog断言（SVA）dumpoff：禁止

硅码农·2022-07-08 07:11

VCS常用的编译选项

1VCS常用的编译选项表1VCS常用的编译选项选项说明-assertdumpoff\enable_diag\filter_past定义SystemVerilog断言（SVA）dumpoff

风起云涌66·2022-07-08 07:09

Systemverilog-- OOP--对象的拷贝

目录浅拷贝：定义拷贝函数：拷贝函数总结：浅拷贝：Packetp1;Packetp2;p1=new;p2=newp1;在创建p2对象时，将从p1拷贝其成员变量例如interger,string和句柄等，这种拷贝方式称为浅拷贝（shallowcopy）。定义拷贝

天然居士·2022-07-03 09:00

verilog/systemverilog的随机数生成问题

Verilog/SystemVerilog里面的随机函数Verilog系统自带一些随机数发生函数。最常用的有random。

poena·2022-06-30 12:24

2021年数字IC秋招总结

月开始的秋招正式结束教育背景：本科双非，硕士南航offer情况：联芸科技，瑞晟微电子，华为，沛睿微电子，全志科技秋招心得1.尽早地投递简历，数字IC这个行业越来越火热，也越来越卷了2.学习尽量多地语言，c++，python，systemverilog

离离离谱·2022-06-29 10:12

SVA介绍-----断言基础

systemverilog的调度SVA术语1.并发断言2.即时断言建立SVA块什么是断言？

我不是悍跳狼丶·2022-06-29 10:58

数字前端的功能验证利器——SVA断言学习笔记

以下内容大部分参考了《SystemVerilogAssertions应用指南》，还有一些参考了各类帖子，尽量采用简单易懂的形式来说明。

尼德兰的喵·2022-06-29 10:55

数字IC书籍/文档推荐,持续更新ing

2020/7/20:...验证书籍/文档：1、SystemVerilog验证:测试平台编写指南2、UVM实战3、芯片验证漫游指南-从系统理论到UVM的验证全视界4、SystemVerilogAssertions

数字芯片实验室·2022-06-29 10:54

木子兮人·2022-06-29 10:28

【数字IC精品文章收录】近500篇文章|学习路线|基础知识|接口|总线|脚本语言|芯片求职|安全|EDA|工具|低功耗设计|Verilog|低功耗|STA|设计|验证|FPGA|架构|AMBA|书籍|

学习路线三、通用技能篇3.1数字电路3.2硬件描述语言(Verilog)3.3linux操作系统3.4C语言3.5微机原理3.6汇编语言3.7计算机组成原理3.8计算机体系架构3.9STA静态时序分析3.10SystemVerilog3.11UVM3.12SVA3.13

myhhhhhhhh·2022-06-29 10:47

Xilinx Vivado set .svh as SystemVerilog* Header

XilinxVivadodoesnotsupportsettingthefiletypeofafileasSystemVerilogHeadertillnow(version2021.2.1).Thisarticleassumesusing"Vivado"SyntaxCheckingforXilinxVivadoTextEditor.Import

Ayka·2022-06-28 19:36

关于full_case和parallel_case属性

许多SystemVerilog设计者在使用case语句时，不认真考虑，随便乱用full_case和parallel_case属性。这是一个很不好的习惯，在一般情况下，不应该使用这些属性。

main_michael·2022-06-24 16:37

综合——硬件描述语言

1.硬件描述语言的种类（1）VHDL（2）Superlog（3）Verilog（4）SystemVerilog（5）chisel（6）SystemC（高层次）感觉不应该归为HDL（7）CynlibC++

century·2022-06-17 00:07

systemverilog语法_Vim for Verilog/Systemverilog

1.基本配置2.插件管理pathogen3.注释管理nerdcommenter4.文件系统浏览器nerdtree5.tag浏览tagbar6.模糊搜索fzf7.文本内跳转easymotion8.广义标签跳转matchit9.区域选择增强vim-expand-region10.文件缓存管理bufexplorer11.会话管理12.静态语法检查ale13.括号补全auto-pairs13.代码补全co

X楚辞·2022-06-11 23:39

IC设计数字工程师技能必备

语言类Verilog-2001/VHDLSystemVerilog/SystemCMakefile/Perl/Python/ShellTcl工具类NCVeril

大吉机器人·2022-05-28 18:11

Vivado simulation使用简介

基本操作VivadoSimulator是一款硬件描述语言事件驱动的仿真器，支持功能仿真和时序仿真，支持VHDL、Verilog、SystemVerilog和混合语言仿真。

541板哥·2022-05-05 07:23

基于System Verilog的序列检测器

本文通过systemverilog，实现了一个10010序列检测器状态机设计状态机是数字电路设计中一个十分重要的概念，许多复杂的控制都可以通过状态机完成，本文要实现的10010序列检测器，同样也可以通过状态机来实现

FPGA硅农·2022-03-01 07:24

systemverilog浅析$cast

问题一：动态类型转换和静态类型转换的区别？$cast:基本语法$case(A,B)实际上是A=B；A表示目的端，B表示源端。（downcasting）类型向下转换$cast动态类型转换，转换失败会报错。`静态类型转换，转换时报不报错问题二：$cast是function还是task？据语境，仿真器会自动选择执行task或是function，task在不需要返回值时执行，而function在需要返回值

li_li_li_1202·2022-02-25 09:45

Task And Function

Task在SystemVerilog中，Task(任务)常被认为是程序块或过程块，其具有以下特点：Task在被使用的模块中被调用。

edger330·2022-02-06 12:07

systemverilog-数组和队列

1.3Upackedarray（非合并数组）2.动态数组3.关联数组4.数组的方法4.1数组定位方法4.2数组的排序方法4.3数组缩减5.队列1.定宽数组Verilog要求在声明定宽数组时必须给出数组的上下界，在systemverilog

卢卡猫·2021-12-04 23:18

UVMC学习笔记二：跨语言作用域的config操作

引言UVMC引入特定的内存共享方法，可以在UVMSystemverilog与SystemC模块之间传递记名的半全局变量，在使用方式上类似UVMbuild-in提供的config_db方法，可以传递字符串

·2021-10-26 11:22

UVMC学习笔记一：phase同步控制

引言UVMC实现了UVMSystemVerilog环境与SystemC环境之间的同步控制，在systemC部分通过特定的API实现对UVM的phase的精确同步UVMC在systemClayer的同步主要通过三个

·2021-10-26 11:21

System verilog实战----AXI DMA的简单实现

尽管Xilinx提供了AXIDMAIP核，但是，本着练习systemverilog编码的目的，以及进一步加深对AXIDMA的理解，博主打算自己手写一个AXIDMA，(目前仅作仿真用)。

zjjxFPGAer·2021-08-11 17:20

笔记：路科V0第4节——SV及UVM概述

SystemVerilog是IEEE1364-2005Verilog标准的扩展。此扩展既包含了用来实现可综合设计的设计语言特性，也包含了用来对大型设计做验证的验证语言特性。

黄昏时分·2021-05-03 20:52

SystemVerilog OOP 全是干货！

分享笔记，一张大图涵盖绝大部分SystemVerilogOOP干货！

黄埔数据分析·2021-05-02 12:54

理理SystemVerilog多线程

多线程概念在介绍SystemVerilog语言支持的多线程开发之前，有必要先来看看一些基本概念，什么是多线程，以及为什么在芯片开发或者验证

黄埔数据分析·2021-05-02 12:00

计算机组成原理：最详细笔记！

小编最开始，是学习的数字电路、verilog、systemverilog、UVM，为了巩固前面所学，做了AHB2APB、AHB2SRAM、APB2UART的设计或验证（看完这门课，发现以前的sram片选信号等疑惑都不是疑惑

杰之行·2021-01-21 14:44

system verilog 数据结构（转）

转自systemverilog学习（4）动态数组本节主要内容：动态数组，队列，联合数组，数组基本操作，结构体类型，枚举类型一：动态数组1：基础在run-time才知道元素个数，在compile-time

嬉笑的皮皮虾·2020-12-22 15:35

数字IC验证学习笔记_1. 验证介绍

数字IC验证学习笔记1.验证介绍1.1验证介绍1.2Systemverilog介绍1.3UVM介绍1.1验证介绍(1).验证概念主要用来证明设计功能正确，并且符合设计功能描述的流程(2).验证平台激励发生器

爱吃山楂的格格wu~·2020-11-06 23:10

关于 Systemverilog 的类的基础知识

1class中的变量、宏定义等称为类的属性，函数和任务称为类的方法2声明对象时可以指定input/output/inout/ref3复制对象，复制的是句柄而不是对象的内容。类的每个对象，对于属性、方法等都有自己的副本4classc;...endclasscc0;//“c0”就是对象c0的句柄,在此处仅相当于一个name，类似于仅是创建了一个c类型的变量c0，而这个变量保存类c对象的句柄，但其初始化

Large Whale·2020-09-17 01:11

【转载】SystemVerilog中有关class类的基础知识

1class中的变量、宏定义等称为类的属性，函数和任务称为类的方法2声明对象时可以指定input/output/inout/ref3复制对象，复制的是句柄而不是对象的内容。类的每个对象，对于属性、方法等都有自己的副本4?123456classc;...endclasscc0;//“c0”就是对象c0的句柄,在此处仅相当于一个name，类似于仅是创建了一个c类型的变量c0，而这个变量保存类c对象的句

Holden_Liu·2020-09-17 01:41

Systemverilog中@和wait区别

解决方法：Systemverilog引入了triggered（）函数，用于检测某个事件是否已被触发过，包括正在触发。线程可以等待这个结果，而不用在

Dakin_·2020-09-16 15:33

2020大疆FPGA/芯片开发工程师（B卷）笔试题（含详解）

**一、单选题1.在UVM和SystemVerilog的基础知识中，描述错误的是（B） A、如果某个操作消耗仿真时间，那么这个操作不能定义在function中。

Mr.翟·2020-09-16 08:44

[systemverilog]reg、wire、var和logic傻傻分不清

然后，当我采用SystemVerilog编写RTL设计时，被告知现在一切都可以成为“logic”。通常，这通常仍然有效，但是我时不时会

数字积木·2020-09-15 06:14

【UVM】parameterized classes

SystemVerilogusesa“#”signtolisttheParameternamesinaClassHeadertodefineaGenericClass.WhenwespecifyadefaultParameterinaClassHeader

lbt_dvshare·2020-09-14 19:27

vcs常用仿真选项

1.1VCS常用的编译选项表21VCS常用的编译选项选项说明-assertdumpoff|enable_diag|filter_past定义SystemVerilog断言（SVA）dumpoff：禁止将

lobbiy·2020-09-14 06:04

【SV】systemverilog 类的使用，需弄懂的“两个问题”

类是systemverilog中最基础的概念之一。其中的概念基本上跟C++等软件语言中差不多，有软件基础的同学，对这个学习起来就比较快。本文就弄懂两个问题，如何定义类，如何使用类。

百无忧·2020-09-13 20:22

SystemVerilog验证测试平台编写指南第九章功能覆盖率

全面验证设计的唯一途径是采用受约束的随机测试方法（CRT），而功能覆盖率是用来衡量哪些设计特征已经被测试程序测试过的一个指标。如何衡量验证的进展？依靠完善的验证计划testplan和对应的功能覆盖率coverage。用验证计划和对应功能覆盖率的结果来指导验证的进展，这样才能站在更高的抽象层次上看待验证。根据功能覆盖率结果来思考如何提高功能覆盖率，并在功能覆盖率达标或者止步不前时思考验证计划本身。（

Grady-Wang·2020-09-13 20:50

SystemVerilog验证测试平台编写指南第八章 OOP面向对象编程的高级技巧指南

8.1继承为总线事务创建一个可以注入错误并且带有可变延时的复杂类。方法1：使用合成（composition），即在类中例化另一种类型的类。有时候很难将功能分成独立部分。如果使用合成，则需要为正确和错误事务分别创建不同的类，正确类的测试平台需要重写以处理错误类的对象。方法2：使用扩展类，当需要增加事务，而对现有的测试代码修改越少越好，例如增加错误注入功能。扩展类和类合成的区别：扩展类解决，增加新事务

Grady-Wang·2020-09-13 20:50

SystemVerilog验证测试平台编写指南第十一章完整的System Verilog测试平台

用SystemVerilog搭建完整的验证环境，核心在于运用回调函数和蓝

Grady-Wang·2020-09-13 20:50

SystemVerilog验证测试平台编写指南第五章面向对象编程基础

1、OOP术语a.类(class)：包含变量和子程序(函数或者任务)的基本构建块。Verilog中与之对应的是模块（module）。b.对象(object)：类的一个实例。在Verilog中，你需要实例化一个模块才能使用它。c.句柄(handle)：指向对象的指针。在Verilog中，你通过实例名在模块外部引用信号和方法。一个OOP句柄就像一个对象的地址，但是它保存在一个只能指向单一数据类型的指针

Grady-Wang·2020-09-13 20:49

SystemVerilog的一个简单验证demo

文后阅读原文附本文所有代码。DUT：是一个简单的memory。就六个信号，时钟信号clk，复位信号reset（高有效），读使能信号rd_en，写使能信号wr_en，写数据信号wdata，读数据信号rdata。对于写操作：address,wr_en和wdata在同一时钟进行驱动。对于读操作：address和rd_en在同一时钟进行驱动，系统在下一时钟出现反应。//Memory reg [DATA_

数字积木·2020-09-13 20:53

SystemVerilog搭建测试平台---第一章：验证导论

接下来我将更新一个系列的文章来讲述SystemVerilog这门验证语言，希望能够学有所长。本章内容就做一个大体的介绍，有很多东西也许解析不到位，希望以后能修改补充。

weixin_30409849·2020-09-13 20:54

systemverilog点滴

数据类型l合并数组和非合并数组1）合并数组：存储方式是连续的，中间没有闲置空间。例如，32bit的寄存器，可以看成是4个8bit的数据，或者也可以看成是1个32bit的数据。表示方法：数组大小和位，必须在变量名前指定，数组大小必须是【msb：lsb】Bit[3:0][7:0]bytes；2）二维数组和合并数组识别：合并数组：bit[3:0][7:0]arrys;大小在变量名前面放得，且降序二维数组

qqwang106·2020-09-13 19:50

systemverilog 知识点总结

DUV(待验证设计)和TB(Testbench：sv验证平台)采沿问题问题分析在TB运行中，采沿问题的核心是TB发出的激励与DUV看到的激励不是完全相同的，造成该现象的原因是IF(interface：接口)内部的输入输出延时。问题示意图信号时序图(输入延时#1，输出延时#0)从波形图中可以可以得到如下结论：DUV的原始输出是grant，而IF和TB看到的是经过输入延时后的grant’。TB的原始输

qq_33759946·2020-09-13 19:14

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