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Linux
Verilog代码规范
quartusii 使用ModelSim do文件实现仿真（
Verilog
）
QuartusII从9.1之后的版本都已经取消了内部自带的仿真器，都需要借助第三方仿真软件比如Modelsim才能实现仿真。一般在进行代码编写的时候，如果结合功能仿真，可以很快的验证代码实现的逻辑是否满足要求。所以熟练使用Modelsim也是逻辑工程师必须掌握的一个技能。由于Modelsim可以支持命令行的方式，通过创建do文件，可以集成多个可执行的命令。那么对于前期一边编写代码，一边进行功能仿真
weixin_34409703
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2023-11-05 03:46
linux系统怎么学习
linux系统的学习方法：1、选择一个合适的linux发行版，如centos、ubuntu等；2、学习linux基础命令；3、掌握linux操作系统的概念；4、学习
代码规范
及分布式管理代码的git服务。
多测师-侯sir
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2023-11-05 03:45
linux
ModelSim 仿真流程 实践总结
1建立库并映射在modelsim中，任何使用VHDL、
Verilog
msgoc
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2023-11-05 03:45
FPGA/CPLD
modesim
verilog
仿真验证基本流程（新建工程方式）
文章目录环境搭建一、在modelsim里创建一个新的工程二、新建
verilog
设计文件及仿真激励文件三、仿真结果本文演示如何使用modelsim新建工程进行功能仿真。
zuoph
·
2023-11-05 03:44
verilog语言
fpga开发
——编写
verilog
文件并查看仿真波形
本篇记录如何独立的使用Modelsim进行仿真，便于之后查看。Modelsim独立仿真的步骤:创建工作文件夹——编译设计文件——导入及运行仿真——调试结果具体的：1、新建一个工程指定工程名称、路径和默认库名称。一般情况下，设定DefaultLibraryName默认库名称为work。指定的名称用于创建一个位于工程文件夹内的工作库子文件夹。选择.ini文件可以映射库设置，或者将其直接拷贝至工程中。设
Fighting_FPGA
·
2023-11-05 03:44
FPGA图像处理及仿真测试
fpga开发
功能测试
【FPGA教程1】
Verilog
基础语法
Verilog
基础语法1.常用关键字/保留字模块moduleendmodule输入输出信号inputoutputinout变量wirereg参数parameterlocalparam常数赋值alwaysassign
庚_
·
2023-11-05 03:29
fpga开发
代码分析体系及Sonarqube平台
androidlint、scan-build、pmd、阿里巴巴java开发规范pmd插件代码审计关注的质量指标bug和漏洞单元测试规模覆盖率分析代码静态检查代码语法分析：lint系列，通过分析语法树和源代码，检查
代码规范
编译器分析
ceshiren_com
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2023-11-05 02:11
软件测试技能
Sonarqube
代码规范
-html，图片，css，命名等规范
代码规范
-html，图片，css，命名等规范1.概述欢迎使用品优购
代码规范
，这个是我借鉴京东前端
代码规范
，组织的品优购内部规范。
a-tao必须奥利给
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2023-11-04 23:29
html
css
代码规范
前端
javascript
hdlbits系列
verilog
解答（always块if语句2）-32
文章目录一、问题描述二、
verilog
源码三、仿真结果一、问题描述常见的错误来源：如何避免锁存器在设计电路时，首先要考虑电路：我想要这个逻辑门我想要一个具有这些输入并产生这些输出的组合逻辑我想要一个组合逻辑
zuoph
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2023-11-04 21:47
verilog语言
fpga开发
【芯片设计- RTL 数字逻辑设计入门 2 - vcs 及 verdi 使用介绍】
1.2VCS波形生成及查看1.2.1verdi命令介绍1.2.2verdi波形查看上篇文章：芯片设计-RTL数字逻辑设计入门1-Linux环境下VCS与Verdi联合仿真1.1VCS编译环境VCS全称是
Verilog
CompilerSimulator
CodingCos
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2023-11-04 20:23
芯片设计
RTL
数字逻辑设计扫盲
fpga开发
verdi
DUMP_FSDB
vcs
fsdb
fsdbDumpvars
verdi -ssf
verilog
.vf打开多个波形，有的信号显示不完整
在使用verdi-ssf
verilog
.vf打开波形的时候，有的信号的波形会显示不完整，如下图所示前面的一段信号是空的，显示不出来。
甲六乙
·
2023-11-04 20:51
EDA
Verdi
verdi
eda
芯片验证
Verilog
学习--端口
端口端口是模块与外界交互的接口，对外部环境而言，模块内部是不可见的，对模块的调用只能通过端口连接进行端口基本语法约定端口必须被声明端口声明不可重复端口声明既可在端口列表内也可在列表外模块间的数据只能通过端口进行端口声明根据端口的方向，端口类型有3种：输入（input）、输出（output）和双向端口（inout）input和inout只能是wire型output既可以是wire也可以是reg需要保
行走的BUG永动机
·
2023-11-04 20:48
verilog
「
Verilog
学习笔记」奇偶校验
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网分析通常所说的奇偶校验：奇校验：对输入数据添加1位0或者1，使得添加后的数包含奇数个1；比如100，有奇数个1
正在黑化的KS
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2023-11-04 19:56
Verilog学习笔记
Verilog
「
Verilog
学习笔记」异步复位的串联T触发器
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网分析这道题目里我们有两个需要明确的点：1.什么是异步复位2.什么是串联的T触发器关于第一个点，可以看我的这篇文章
正在黑化的KS
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2023-11-04 19:26
Verilog学习笔记
Verilog
IDEA操作知识点——如何设置代码注释模板
在用IDEA编写代码时，在类前，方法前都需要添加文档注释，达到更好的的阅读性，也是最基本的
代码规范
。但是在新创建一个.Java文件时，我们也可以更改添加头注释，来使代码更具有阅读性和标识性。
青柠小鱼码字猴
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2023-11-04 16:43
java
注释
模板
知识点
Python
代码规范
-简化版
参考：https://blog.csdn.net/dqchouyang/article/details/81714619?ops_request_misc=&request_id=&biz_id=102&utm_term=python%20脚本规范&utm_medium=distribute.pc_search_result.none-task-blog-2allsobaiduweb~defaul
优雅的步伐
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2023-11-04 12:56
Verilog
函数和任务
文章目录一、函数和任务简介二、
Verilog
函数function三、
Verilog
任务task四、函数vs任务4.1automatic修饰4.2函数vs任务4.2.1共同点4.2.2不同点一、函数和任务简介在
暴风雨中的白杨
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2023-11-04 08:22
FPGA
fpga
verilog
Verilog
Testbench获取时钟沿
Verilog
Testbench获取时钟沿@(posedgeclk);//延迟10个周期repeat(10)@(posedgeclk);
暴风雨中的白杨
·
2023-11-04 08:21
FPGA
fpga
fpga开发
微信小程序的开发（前端）
前端快捷键
代码规范
快捷键：shift+alt+F导航栏自定义设置{"pages":["index/index","index/index2"],"tabBar":{"custom":true,"color
编程five
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2023-11-04 08:51
小程序
微信小程序
小程序
Java从入门到升仙的书单推荐，附带读书笔记
本阶段主要的学习内容：Java的语言基础、
代码规范
、能够熟练的使用
Silently9527
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2023-11-04 06:16
杂谈
java
Java书籍推荐
Java程序员进阶书籍
FPGA实现HDMI转LVDS视频输出，纯
verilog
代码驱动，提供4套工程源码和技术支持
目前我这里已有的图像处理方案3、本LVDS方案的特点4、详细设计方案设计原理框图视频源选择静态彩条IT6802解码芯片配置及采集ADV7611解码芯片配置及采集silicon9011解码芯片配置及采集纯
verilog
9527华安
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2023-11-04 06:32
菜鸟FPGA图像处理专题
fpga开发
音视频
HDMI
LVDS
verilog
FPGA实现LVDS视频输出，纯
verilog
代码驱动，提供2套工程源码和技术支持
8bitLVDS6、vivado工程2：双路8bitLVDS7、工程移植说明vivado版本不一致处理FPGA型号不一致处理其他注意事项8、上板调试验证9、福利：工程代码的获取FPGA实现LVDS视频输出，纯
verilog
9527华安
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2023-11-04 06:02
菜鸟FPGA图像处理专题
fpga开发
LVDS
verilog
idea 配置checkstyle全过程
checkstyle是提高代码质量,检查
代码规范
的很好用的一款工具，本文简单介绍一下集成的步骤，并提供一份完整的checkstyle的
代码规范
格式文件，以及常见的格式问题的解决方法。
东皋长歌
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2023-11-03 21:46
玩意儿
intellij-idea
java
ide
checkstyle
codestyle
git 提交之规范校验 (eslint+husky+prettier)
但是
代码规范
检查不通过，还是可以提交commit记录的，这显然是有问题的，还好githook提供了很多钩子函数绑定在git各个命令上，这样就可以把eslint代码检查放在pre-commithook中，
_littleTank_
·
2023-11-03 20:00
FPGA驱动LCD1602（IIC）
Verilog
代码（四）------ 顶层模块
一、概述顶层模块就是例化lcd初始化模块和写命令/数据模块，然后把两个模块连接起来就完成了先贴一下最后实现的效果图顶层模块代码如下二、
Verilog
代码modulelcd_drive(inputclk,
努力向前的小徐
·
2023-11-03 18:08
FPGA学习
fpga开发
verilog
python
verilog
顶层连线_FPGA中顶层模块与各子模块之间的连接线类型
顶层模块：mix_modulemodulemix_module(CLK,RSTn,Flash_LED,Run_LED);inputCLK;inputRSTn;outputFlash_LED;output[2:0]Run_LED;/**********************************///wireFlash_LED;//regFlash_LED;flash_moduleU1(.CLK
weixin_39736934
·
2023-11-03 18:05
python
verilog顶层连线
FPGA
Verilog
基本语法及模块说明
文章目录1.FPGA
Verilog
基本语法及其说明（附）assign/always语法格式2.模块（module）2.1模块简介2.2模块结构2.3模块解析2.3.1端口定义2.3.2参数定义2.3.3
Zz小叔
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2023-11-03 18:01
fpga开发
#()的用法【FPGA】
在
Verilog
中，#()是一个参数化的模块声明，用于定义模块的参数。这些参数可以在模块实例化时被传递，以便在模块内部使用。#()中的参数可以是数字、字符串或其他参数化模块。
cfqq1989
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2023-11-03 18:26
FPGA
fpga开发
顶层模块【FPGA】
在
Verilog
中，顶层模块是整个设计的最高层次，它包含了所有其他模块和子模块。顶层模块定义了整个设计的输入和输出端口，以及各个子模块之间的连接方式。
cfqq1989
·
2023-11-03 18:18
FPGA
fpga开发
hdlbits系列
verilog
解答（优化32位加法器）-27
文章目录一、问题描述二、
verilog
源码三、仿真结果一、问题描述行波进位加法器（参见前一个练习）的一个缺点是，加法器计算执行的延迟（在最坏的情况下，从最初进位开始）相当慢，并且第二级加法器在第一阶段加法器完成之前无法开始计算其执行
zuoph
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2023-11-03 15:36
verilog语言
fpga开发
Verilog
Tips 1:TestBench编写注意事项【concurrent assignment to a non-net ‘xxxx‘ is not permitted】解决
一个案例：待测试模块输入输出为：TestBench测试文件为：一仿真，报错concurrentassignmenttoanon-net‘xxxx’isnotpermitted原因分析：对于待测试模块的输出“dout_7888”，在编写测试文件的时候，不能将与之交联的“dout_7888”定义为reg型，须改为wire型。对于模块中的输出来说即，不能以TestBench中的reg型赋值给被测模块作为
奇点FPGA
·
2023-11-03 09:55
Verilog
Tips
verilog
fpga
FPGA、vivado、
Verilog
使用过程中的一些问题记录
1.关于做仿真的报错今天在写完测试文件做仿真时出现以下错误：[VRFC10-529]concurrentassignmenttoanon-netright_a1isnotpermitted[“E:/vivado/projects/asy_LIF_model/asy_LIF_model.srcs/sim_1/new/tb_test.v”:37]经查找发现：不管子模块本身的输出是wire型还是reg型
天津大学微电子小学生
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2023-11-03 09:25
vivado
FPGA
【
verilog
】vivado报错： syntax error near non-printable character with the hex value“0xa3“
【vivado】syntaxerrornearnon-printablecharacterwiththehexvalue"0xa3"写作时间：2021-03-17目录：1.问题现象2.解决方法3.总结正文：1.问题现象：报错，如下图：这句英文的意思是：语法报错，使用了不合法的字符。=并不是逻辑的问题，先放心，英文已经说的很明白了。2.解决方法：仔细查查了，原来是冒号“：”的中文书写与英文的有一点不
三青山上种萝卜
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2023-11-03 09:53
FPGA
vivado
syntax
error
vivado报错信息学习过程更新
verilog
调试过程1.先进入tools进行windowpreference进行变量地址显示1——>22.从信号报错的先后/因果找3.先找tb的错误到例化模块的错误，因为信号是从tb到模块中3.例化模块中使用
WATER_X
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2023-11-03 09:52
verilog
学习
fpga开发
vivado 报错之procedural assignment to a non-register result is not permitted“
在
Verilog
中，当使用always块时，其中的赋值操作应该只用于寄存器类型的变量，比如reg类型。非寄存器类型的信号（比如wire）不能在always块内进行赋值。
JNU freshman
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2023-11-03 09:52
vivado
fpga开发
vivado
初步了解FPGA中的HLS
与VHDL/
Verilog
有什么关系?HLS是什么？
饿丸
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2023-11-03 05:49
嵌入式
FPGA
hls
FPGA基础之HLS
FPGA基础之HLS目录一、HLS基本知识简述1、HLS简介2、IntelHLS的编译器3、HLS相关知识概念4、HLS属于研究重点原因二、HLS技术认识1、与VHDL/
Verilog
关系2、关键技术问题
兄弟抱一下~
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2023-11-03 05:17
FPGA
HLS
gitlab cicd
CICD是指持续集成和部署，一般涵盖以下过程常规步骤如下：1、代码开发2、代码提交(dev分支)3、持续集成自动检查和编译包含：1、sonar初步检查，
代码规范
2、自动编译，代码正确性检查3、单元测试，
Crystal_lpx
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2023-11-03 03:18
gitlab
持续集成
前端学习之JavaScript知识点汇总
引入方式2.注释与输入输出2.变量的使用3.简单数据类型4.运算符（操作符）4.1算数运算符4.2比较运算符4.3逻辑运算符4.4赋值运算符4.5运算符优先级5.流程控制5.1分支结构5.2循环控制6.
代码规范
卷儿哥
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2023-11-03 00:46
大前端
javascript
es6
C++ QT笔记_2
目录基本窗口类QWidget窗体几何位置相关方法获取窗体位置、大小的方法设置窗体位置、大小的方法窗体控件类概览控件定义
代码规范
标签QLabel按钮QPushButton组合框QComboBox列表框QListWidget
波啵菠波
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2023-11-02 22:42
qt
c++
hdlbits系列
verilog
解答（加减法器）-28
文章目录一、问题描述二、
verilog
源码三、仿真结果一、问题描述可以通过将其中一个输入变为负来从加法器构建加法器-减法器，这相当于将其输入反相然后加1。
zuoph
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2023-11-02 22:05
verilog语言
fpga开发
hdlbits系列
verilog
解答（always块2）-30
文章目录一、问题描述二、
verilog
源码三、仿真结果一、问题描述对于硬件综合，有两种类型的always相关块：Combinational:always@(*)--组合逻辑Clocked:always@
zuoph
·
2023-11-02 22:05
verilog语言
fpga开发
hdlbits系列
verilog
解答（always块）-29
文章目录一、问题描述二、
verilog
源码三、仿真结果一、问题描述由于数字电路由用网线连接的逻辑门组成，因此任何电路都可以表示为模块和赋值语句的某种组合。然而，有时这不是描述电路的最方便方式。
zuoph
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2023-11-02 22:35
verilog语言
fpga开发
hdlbits系列
verilog
解答（always块if语句）-31
文章目录一、问题描述二、
verilog
源码三、仿真结果一、问题描述if语句通常创建一个2对1多路复用器，如果条件为true，则选择一个输入，如果条件为false，则选择另一个输入。
zuoph
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2023-11-02 21:23
verilog语言
fpga开发
java
代码规范
汇总，看了绝对不会让你失望
作为一名开发人员，当你接手他人的项目时，且当你阅读他人的代码时，是否急火攻心，暴跳如雷过，甚至有着大爆粗口的想法，此时的你看着那些密密麻麻的代码就如同天书一般，羞涩难懂。反正我是有过，你们呢？RobertMartin曾说过"在代码阅读中说脏话的频率是衡量代码质量额唯一标准"。当你发现别人看你的代码时频频点头，甚至投出欣赏的目光，那么我想此时你的心情也会随着他人一起愉悦，那种成就感对于程序员来说，是
即将秃头的Java程序员
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2023-11-02 20:47
FPGA基础知识
FPGA基础知识目录FPGA基础知识FPGA介绍数字集成电路分类PLDPLD分类：PLD原理HDL数字系统设计
Verilog
与C的区别：FPGA介绍数字集成电路分类通用集成电路：比如单片机，74系列IC
一只活蹦乱跳的大鲤鱼
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2023-11-02 15:30
FPGA_SPARTAN6学习
fpga
Verilog
刷题[hdlbits] ：Module add
题目：ModuleaddYouaregivenamoduleadd16thatperformsa16-bitaddition.Instantiatetwoofthemtocreatea32-bitadder.Oneadd16modulecomputesthelower16bitsoftheadditionresult,whilethesecondadd16modulecomputestheuppe
卡布达吃西瓜
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2023-11-02 14:56
verilog
fpga开发
verilog
hdlbits
【
Verilog
教程】7.3
Verilog
串行 FIR 滤波器设计
串行FIR滤波器设计设计说明设计参数不变，与并行FIR滤波器参数一致。即，输入频率为7.5MHz和250KHz的正弦波混合信号，经过FIR滤波器后，高频信号7.5MHz被滤除，只保留250KMHz的信号。输入频率：7.5MHz和250KHz采样频率：50MHz阻带：1MHz-6MHz阶数：15（N=15）串行设计，就是在16个时钟周期内对16个延时数据分时依次进行乘法、加法运算，然后在时钟驱动下输
高山仰止景
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2023-11-02 14:26
Verilog教程
fpga开发
verilog
算法
PHP
代码规范
FIG制定的PHP规范，简称PSR，是PHP开发的事实标准。FIG是FrameworkInteroperabilityGroup(框架可互用小组)的缩写，由几位开源框架的开发者成立于2009年。该组织的目的在于：以最低程度的限制，来统一各个项目的编码规范，避免各家自行发展的风格阻碍了程序设计师开发的困扰。PSR是ProposingaStandardsRecommendation(提出标准建议)的缩
fingerQin
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2023-11-02 13:51
Modelsim自动化仿真——modelsim脚本不用学
每次编译
Verilog
程序后，都需要手动添加波形，还在这样低效率的操作么？解决办法——使用Modelsim脚本命令。
AccFPGA
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2023-11-02 12:42
FPGA设计
fpga/cpld
仿真器
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