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Verilog代码规范
IDEA好用插件
一、AlibabaJavaCodingGuidelines右键-->编码规约扫描，就可以根据阿里的Java
代码规范
，扫描出一些不规范的代码，例如命名、使用废弃函数等。
程序员小王꧔ꦿ
·
2023-10-27 12:14
java
1024程序员节
intellij
idea
java
Atom提示[Linter] Error running Flake8解决方法
Flake8是Python官方发布的辅助检测
代码规范
的工具，具有检查规则灵活、支持集成额外插件、扩展性强等特点。
juste
·
2023-10-27 12:03
Verilog
设计：器件控制
④找到器件的从机仿真模型，进行
verilog
逻辑验证
little ur baby
·
2023-10-27 12:58
fpga开发
FPGA学习笔记_串口收发与存取双口ram简易应用
FPGA学习笔记串口收发与存取双口ram简易应用1原理图2
Verilog
代码3Modelsim仿真4.FPGA板级验证串口收发与存取双口ram简易应用实验现象：在pc机上通过串口发送数据到FPGA中，FPGA
GloriaHuo
·
2023-10-27 12:52
FPGA学习笔记
verilog
fpga/cpld
串口通信
Riviera-PRO 2022.04 最新完美
AldecRiviera-PRO2022.04还包括System
Verilog
和VHDL-2019仿真增强功能。
技术服务173
·
2023-10-27 12:01
算法
CRC校验原理和推导过程及
Verilog
实现（一文讲透）
数据宽度1.2.4初始值与结果异或值1.2.5输入值反转与输出值反转二、CRC校验原理2.1CRC校验计数基础知识2.2CRC多项式的选择(除数的选择)三、CRC校验码手动计算四、CRC校验算法推导与
Verilog
小火子Velsuked
·
2023-10-27 10:26
Verilog
CRC校验
verilog
如何在 macOS 上使用
Verilog
模拟电气模型
Verilog
基本上是一种用于对电子系统建模的HDL（硬件描述语言）。在Windows机器上使用称为XilinxISE的软件来模拟
Verilog
模型更容易，该软件是用于
Verilog
编程的IDE。
iCloudEnd
·
2023-10-27 03:59
基于FPGA的电风扇控制器
verilog
，视频/代码
名称：基于FPGA的电风扇控制器
verilog
软件：QuartusII语言：
Verilog
代码功能：基于FPGA的电风扇控制器运用EDASOPO实验开发系统设计一个基于FPGA的电风扇定时开关控制器,能实现手动和自动模式之间的切换
蟹代码丫
·
2023-10-27 01:07
fpga开发
verilog
电风扇
简单电子琴设计
verilog
蜂鸣器8音阶,视频/代码
名称：简单电子琴设计
verilog
软件：QuartusII语言：
Verilog
代码功能：简易电子琴电路1、输入为8个按键，每个按键对应一个音阶2、输出为speaker蜂鸣器，当其中一直按键按下时，输出特定频率的音阶方波信号演示视频
蟹代码丫
·
2023-10-27 01:07
fpga开发
电子琴
verilog
蜂鸣器
简单8位CPU设计
verilog
微处理器，源码/视频
名称：8位CPU设计微处理器软件：QuartusII语言：
Verilog
代码功能：设计一个简单的处理器，可以实现加减法以及简单的逻辑运算。
蟹代码丫
·
2023-10-27 01:04
fpga开发
CPU
处理器
verilog
python100天从新手到大师下载_GitHub - Yuanfengliu/Python-100-Days: Python - 100天从新手到大师...
学习曲线低，适合非专业人士开源系统，拥有强大的生态圈解释型语言，完美的平台可移植性支持面向对象和函数式编程可扩展性，能调用C/C++代码
代码规范
程度高，可读性强目前几个比较流行的领域，Python都有用武之地
weixin_39960700
·
2023-10-26 23:51
python语言编写从一加到100_Python-100-Days
学习曲线低，适合非专业人士开源系统，拥有强大的生态圈解释型语言，完美的平台可移植性支持面向对象和函数式编程可扩展性，能调用C/C++代码
代码规范
程度高，可读性强目前几个比较流行的领域，Python都有用武之地
weixin_39517241
·
2023-10-26 23:50
github python100天_GitHub - thinkergithub/Python-100-Days: Python - 100天从新手到大师
学习曲线低，适合非专业人士开源系统，拥有强大的生态圈解释型语言，完美的平台可移植性支持面向对象和函数式编程可扩展性，能调用C/C++代码
代码规范
程度高，可读性强目前几个比较流行的领域，Python都有用武之地
weixin_39947396
·
2023-10-26 23:50
github
python100天
github100天python_GitHub - BigYoungs/Python-100-Days: Python - 100天从新手到大师
学习曲线低，适合非专业人士开源系统，拥有强大的生态圈解释型语言，完美的平台可移植性支持面向对象和函数式编程可扩展性，能调用C/C++代码
代码规范
程度高，可读性强目前几个比较流行的领域，Python都有用武之地
weixin_39599342
·
2023-10-26 23:20
python1 2 100_GitHub - smm113522/Python-100-Days: Python - 100天从新手到大师
学习曲线低，适合非专业人士开源系统，拥有强大的生态圈解释型语言，完美的平台可移植性支持面向对象和函数式编程可扩展性，能调用C/C++代码
代码规范
程度高，可读性强目前几个比较流行的领域，Python都有用武之地
weixin_39649660
·
2023-10-26 23:20
python1
2
100
python 100天 github_GitHub - hbushz/Python-100-Days: Python - 100天从新手到大师
学习曲线低，适合非专业人士开源系统，拥有强大的生态圈解释型语言，完美的平台可移植性支持面向对象和函数式编程可扩展性，能调用C/C++代码
代码规范
程度高，可读性强目前几个比较流行的领域，Python都有用武之地
weixin_39883440
·
2023-10-26 23:20
python
100天
github
System
Verilog
randomize (2)
前言基于《IEEEStandardforSystem
Verilog
—UnifiedHardwareDesign,Specification,andVerificationLanguage》18章的学习和自己的理解
吹爆大气球
·
2023-10-26 23:08
IEEE
std
for
systemverilog
10.25
verilog
复习，
代码规范
复盘，触发器复习
verliog复习1.模块的输入输出(reg与wire)输入是线性，wire,输出较复杂需要之前的状态，不仅仅是由当下输入来的信号的与或非组合而成的，需要保存之前状态的，输出类型是reg。比如计数器，需要在之前计数的基础上再加1，所以是reg型，但输入是wirewire就是起到一个信号传递的作用，它不保存信号而reg会在一定条件下保存信号即就是用wire去接收信号，处理信号，转化信号用reg（时序
CQU_JIAKE
·
2023-10-26 21:31
数电
代码规范
fpga开发
定时器模块FB【FPGA】
定时器FB：通过
Verilog
编程实现定时器的案例如下：moduletimer(inputclk,//时钟信号inputrst,//复位信号outputreg[31:0]count//计数器输出);reg
cfqq1989
·
2023-10-26 18:50
FPGA
fpga开发
从esLint+Prettier开始格式化代码
1.促使我要代码格式化的原因代码格式化和
代码规范
对研发者来说，都并不陌生。随手的保存，随手的格式化代码，总让我们的代码更加漂亮。但是我们在一次次的格式化中，偶尔也有一些问题。
乾复道
·
2023-10-26 17:20
读书笔记
后端二三事
javascript
前端
eslint
prettier
idea使用checkStyle
前言阅读优雅的代码是一种享受，而看到一团糟的代码通常让人头疼，所以本文介绍下使用checkStyle进行代码检查，帮助团队统一
代码规范
。
james__Gao
·
2023-10-26 15:19
前端代码审查规范
前端
代码规范
一千个读者，有一千个哈姆雷特一千个程序员，就有一千种代码风格由于个人喜好、习惯、编码风格各异，因此团队合作中需要统一规范前端
代码规范
流程实践思路本地开发过程，提示、校验、更改Git提交过程，
草帽lufei
·
2023-10-26 14:59
为Visual Studio添加项目模板及项模板
1问题的引入在做项目的时候，需要
代码规范
，版本信息不可或缺，但是每次在文件头COPY版本信息很麻烦，而且也不太容易控制。为了更好、更规范的去完成项目，需对项目文件做统一的格式来处理。
qiaozhiwei
·
2023-10-26 10:48
软件类
winform
windows
语言
web服务
服务器
basic
低成本IC上岸攻略—IC设计网课白嫖篇
数字电路基础清华大学王红主讲：数字电子技术基础西安电子科技大学任爱锋主讲：数字电路与逻辑设计模拟电路基础上交大郑益慧主讲：模拟电子技术基础清华大学华成英主讲：模拟电子技术基础半导体物理：西安电子科技大学柴常春等主讲：半导体物理
Verilog
IC观察者
·
2023-10-26 08:02
芯片设计
IC设计
集成电路
芯片
集成电路设计
Android线程池浅谈
在阿里巴巴
代码规范
中提到——如果不使用线程池，有可能造成系统创建大量同类线程而导致消耗完内存或者“过度切换”的问题（相同优先级的线程会通过系统时间片轮转的方式去执行任务，所以线程之间做不到绝对的并发）。
imbaliu
·
2023-10-26 00:11
代码规范
Sonar报Raw types should not be used
Rawtypesshouldnotbeused不应使用原始类型CodesmellMajorjava:S3740Generictypesshouldn’tbeusedraw(withouttypeparameters)invariabledeclarationsorreturnvalues.Doingsobypassesgenerictypechecking,anddefersthecatchofu
不会理财的程序员不是好摄影师
·
2023-10-25 20:09
java代码规范
大数据
hdlbits系列
verilog
解答(向量反序）-17
文章目录一、问题描述二、
verilog
源码三、仿真结果一、问题描述给定一个8位输入向量[7：0]，反转其位顺序。
zuoph
·
2023-10-25 17:56
verilog语言
fpga开发
hdlbits系列
verilog
解答(4输入门操作）-15
文章目录一、问题描述二、
verilog
源码三、仿真结果一、问题描述构建具有四个输入的组合电路，in[3:0]。
zuoph
·
2023-10-25 17:26
verilog语言
1024程序员节
fpga开发
hdlbits系列
verilog
解答(向量3）-16
文章目录一、问题描述二、
verilog
源码三、仿真结果一、问题描述部分选择用于选择向量的部分。级联运算符{a,b,c}用于通过将向量的较小部分连接在一起来创建较长的向量。
zuoph
·
2023-10-25 17:26
verilog语言
fpga开发
verilog
练习二：3-8译码器
1、功能将输入的3位二进制数译成十进制的8位输出。译码器是将每种二进制的组合代码译成对应的输出线上的高低电平信号。其逻辑图如下：2、真值表ABCout0000000_00010010000_00100100000_01000110000_10001000001_00001010010_00001100100_00001111000_00003、代码解析首先编写my3_8的代码：modulemy3_
静静吖~
·
2023-10-25 17:25
fpga开发
verilog
设置24进制计数器_?HDLBits--(
Verilog
在线学习)--"105: Count Clock"（ 续）
Verilog
HDLBits--CountClock(Complement)这篇文章延续上一篇HDLBits--(
Verilog
在线学习)--"105:CountClock"。
weixin_39992660
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2023-10-25 17:54
四位BCD计数器verilog
四位十进制计数器verilog
FPGA
Verilog
HDL 系列实例--------步进电机驱动控制
【连载】FPGA
Verilog
HDL系列实例
Verilog
HDL之步进电机驱动控制步进电机的用途还是非常广泛的，目前打印机，绘图仪，机器人等等设备都以步进电机为动力核心。
weixin_33726313
·
2023-10-25 17:24
Verilog
HDL题库练习--题目来源HDLBits
写在开头：HDLBits上有很多
Verilog
HDL语言的题目，题目很有价值，有些题目也很有意思，让人脑洞打开。更重要的是，通过每道题目的铺垫以及层层递进的难度，让我对硬件电路有了更深刻的理解。
Cheeky_man
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2023-10-25 17:21
数字IC
学习总结
FPGA
Verilog
HDL
（146）
Verilog
编程：8线-3线优先编码器
（146）
Verilog
编程：8线-3线优先编码器1.1.1本节目录1）本节目录；2）本节引言；3）FPGA简介；4）
Verilog
编程：8线-3线优先编码器；5）结束语。
宁静致远dream
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2023-10-25 17:50
FPGA求职核心竞争力
fpga开发
HDLBits-
Verilog
学习小结（三）Vector
目录1Vector简述2Vector基础2.1DeclaringVectors2.1.1Implicitnets2.1.2Unpackedvs.PackedArrays2.2AccessingVectorElements2.2.1Partselect2.2.2splitsaninput2.2.3Reversethebyte2.3Bitewiseoperators2.3.1Bitewisevslog
Ryzen3
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2023-10-25 17:17
Verilog
verilog
Verilog
开发神器--
Verilog
Mode
“
Verilog
mode插件，提升
verilog
开发效率，让摸鱼变得顺理成章。”
CrazyUncle
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2023-10-25 17:17
Linux
Verilog
集成电路
vim
linux
verilog_mode
生成代码
自动例化
hdlbits系列
verilog
解答（向量级联）-18
文章目录一、问题描述二、
verilog
源码三、仿真结果一、问题描述级联运算符允许将向量连接在一起以形成更大的向量。
zuoph
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2023-10-25 17:17
verilog语言
fpga开发
ES6的开发技巧
1、let和const这两个的出现，总感觉是为了开发的
代码规范
而出现的。
乁*
·
2023-10-25 14:52
es6
HDLBits答案汇总
HDLBits网站链接
Verilog
LanguageBasicsVectorsModules:HierarchyProceduresMore
Verilog
FeaturesCircuitsCombinationalLogicBasicgatesMultiplexersArithmeticCircuitsKarnaughMap
日拱一卒_未来可期
·
2023-10-25 09:42
verilog
HDLBits答案(3)_
Verilog
模块的例化与调用
HDLBits_
Verilog
模块的例化与调用HDLBits链接模块只要使用的所有模块都属于同一个项目，就可以通过在模块内部实例化一个模块来创建模块的层次结构。
日拱一卒_未来可期
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2023-10-25 09:12
verilog
Ubuntu下Icarus的i
verilog
+gtkwave的FPGA波形仿真
i
verilog
+vvp+gtkwave相当于modelsim等波形仿真工具，i
verilog
+gtkwave完全免费，但是modelsim软件需要破解。
OpenS_Lee
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2023-10-25 04:59
【Chips】如何用DPI调用C++程序，并成功仿真
Title：如何用DPI调用C++程序，并成功仿真前言之前试了用DPI调用C程序，很方便，两行解决：一行在
Verilog
/SV中加import"DPI-C"functionint函数名；一行在VCScompile
仰天倀笑
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2023-10-24 22:14
数字IC与芯片
DPI
VCS
verlog
芯片
集成电路
从零搭建webpack4+react+typescript+eslint脚手架(五)
这一篇主要介绍
代码规范
相关的内容。eslint我们通常使用lint工具来检查代码不规范的地方，以下是将eslint、typescript和webpack结合使用的例子。
天真即是正义
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2023-10-24 21:57
谷歌年薪100万+的测试猿怎么写 python 代码？
谷歌内部的python
代码规范
熟悉python一般都会努力遵循pep8规范，也会有一些公司制定内部的
代码规范
。
测试猿廖廖
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2023-10-24 19:52
python
开发语言
jmeter
ci/cd
appium
前端
数据库
Verilog
/C++实现排序算法
Verilog
/C++实现排序算法1、冒泡排序算法冒泡排序是一种简单的交换类排序。冒泡排序算法的原理如下：1、比较相邻的元素。如果第一个比第二个大，就交换他们两个。
OliverH-yishuihan
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2023-10-24 15:39
数据结构与算法
排序算法
算法
数据结构
FPGA实现UDP视频传输，带抓拍和录像功能，纯
verilog
代码 提供工程源码和技术支持
UDP视频传输详细设计方案ov5640寄存器配置UDP发送设计6、vivado工程详解7、上板调试验证并演示8、验证演示视频9、福利：工程代码的获取1、前言目前网上的fpga实现udp基本生态如下：1：
verilog
9527华安
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2023-10-24 10:40
菜鸟FPGA以太网专题
菜鸟FPGA图像处理专题
fpga开发
udp
ov5640
图像处理
网络通信
紫光同创FPGA实现图像去雾 基于暗通道先验算法 纯
verilog
代码加速 提供2套工程源码和技术支持
目录1、前言免责声明本去雾模块的特点2、目前我这里已有的图像处理方案3、设计思路框架SD卡初始化SD卡读操作SD卡读图片OV5640摄像头配置及采集HDMA图像缓存输入输出视频HDMA缓冲FIFOHDMA控制模块图像去雾模块详解HDMI输出4、PDS工程1详解：SD卡提供有雾图片5、PDS工程2详解：OV5640输入6、上板调试验证并演示准备工作SD卡制作静态演示动态演示7、福利：工程源码获取紫光
9527华安
·
2023-10-24 10:05
菜鸟FPGA图像处理专题
fpga开发
紫光同创FPGA
图像去雾
暗通道先验算法
verilog
1024程序员节
Xilinx的FIR滤波器IP的设计与仿真
平台：Vivado2021.1芯片：xcku115-flva1517-2-i(active)语言：
Verilog
HDL参考文件：pg149.下载地址FIRCompilerLogiCOREIPProductGuide
爱漂流的易子
·
2023-10-24 09:23
fpga开发
matlab
【Python语言速回顾】——基础语法
目录引入一、PEP8
代码规范
和风格二、变量和数据1、变量2、运算符三、三种程序结构1、分支结构2、循环结构四、组合数据类型1、列表（list）2、元组（tuple）3、字典（dict）5、集合（set）
柯宝最帅
·
2023-10-24 06:38
Python语言
python
开发语言
react-native教程与
代码规范
代码规范
页面与样式分开，按功能模块创建文件夹。文件夹首字母小写驼峰式命名。页面文件首字母大写驼峰式命名，其他文件首字母小写驼峰式命名。公共组件，每个组件单独创建文件夹。
一wei渡江
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2023-10-24 04:40
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