Verilog低速外设

matlab实现车辆自适应巡航系统acc控制

一般ACC可以低速进入巡航。除了高速路况，还可以应用于城市路况，不用太担心堵车走走停停的状态。
studyer_domi·2024-01-19 07:16

CAN总线原理入门资料详细整理

ISO11519定义了通信速率为10～125kbps的低速CAN通信标准，属于开环总线，传输速率为40kbps时，总线长度可达1km。
立夏陆之昂·2024-01-19 05:16

【USTC】verilog 习题练习 16-20

16向量翻转题目描述创建verilog电路，将8bit的输入信号按bit翻转，并输出到输出端口，如下图所示：输入格式8bitin输出格式8bitout,为in的向量翻转moduletop_module(
enki0815·2024-01-19 02:01

【USTC】verilog 习题练习 26-30

26进位选择加法器前例中的加法器成为串行进位加法器，只有等前一级的加法器运算结束产生进位位之后，下一级加法器才能利用进位位进行计算，因此电路延时会随加法器串联级数的增加而线性增加，这使得电路计算速度大大降低。设每一级全加器的延时为t，则32bit加法器的延时则为：32t。为降低电路整体延时，我们可以按下图进行设计：我们将电路分为两段，每段实现16bit的加法，为了使高16位与低16位同时进行运算，
enki0815·2024-01-19 02:01

【USTC】verilog 习题练习 11-15

11向量_续1题目描述创建一Verilog模块，将16bit输入信号in分成两个8bit的信号out_hi、out_lo，然后输出，如下图所示：输入格式输入信号in,位宽16bit，类型为wire。
enki0815·2024-01-19 02:00

【USTC】verilog 习题练习 21-25

21基于端口名称的实例化题目描述创建一verilog电路，实现对模块mod_a基于端口名称的实例化，如下图所示：其中mod_a模块的代码为：modulemod_a(outputout1,outputout2
enki0815·2024-01-19 02:59

aduino的mboard板子的原理对照图，Arduino - PinMapping32u4

以下文档是板子自带文档，和芯片原理能对应的上，这里做一个说明：pinnumber：是芯片中所有的序号，就是一个单纯的数字编号，indexofarduino：芯片内部之间的命名，用来标记引脚的和内部外设的对应关系
鼾声鼾语·2024-01-19 01:39

基于 RT-Thread Studio的CPK-RA6M4 开发环境搭建指南

开发环境的搭建将分为以下几个部分：RA开发环境搭建基于RT-ThreadStudio开发环境搭建RA开发环境搭建灵活配置软件包(FSP)：可快速配置开发板的外设功能，请使用v3.5.0版本，目前可在github
小熊coder·2024-01-19 00:33

RT-Thread 14. GD32F330 Keil4移植RT-Thread

rt-thread-v4.1.0\bsp\gd32350r-eval复制重命名为gd32f330_v12.文件组织结构Usr：存放App任务应用，属于应用层，完全脱离硬件CMSIS：硬件层，启动文件、系统文件Driver：硬件外设驱动库
lljss2020·2024-01-18 23:27

南京观海微电子----Verilog流水线设计——Pipeline

1.前言在工程师实际开发过程中，可能会经常遇到这样的需求：数据从数据源端不断地持续输入FPGA，FPGA需要对数据进行处理，最后将处理好的数据输出至客户端。在数据处理过程中，可能需要一系列的处理步骤。比如常规的信号进行处理步骤有（这里的处理步骤只是举个例子）：信号解调、滤波、傅里叶变换。假如数据源每10ns输入一个数据，一个采用数据经过信号解调需要10ns，完成滤波需20ns，傅里叶变换需要30n
9亿少女的噩梦·2024-01-18 22:33

关于7系列FPGA LVDS和LVDS_25 I/O Bank兼容问题

说明：我们在设计外设和Xilinx7系列FPGA互联时，经常会用到LVDS接口。如何正确的保证器件之间的互联呢？本博文整理了Xilinx官方相关技术问答，希望能给开发者一些指导。
FPGA技术实战·2024-01-18 21:34

基于Xilinx K7-410T的高速DAC之AD9129开发笔记（二）

LVDS数据接口设计当AD9129作为FPGA外设进行互联设计时，需要考虑AD9129芯片IO接口电平，DAC芯片与K7芯片互联的IOBank。AD9129与FPGA互联接口
FPGA技术实战·2024-01-18 21:03

AI嵌入式K210项目（11）-SPI Flash读写

被广泛应用于各种微控制器和外围设备之间的通信场景,如：EEPROM和Flash存储器、实时时钟（RTC）、数模转换器（ADC）、网络控制器、数字信号处理（DSP）、数字信号解码器；一、K210的SPI串行外设接口有
疯狂飙车的蜗牛·2024-01-18 17:25

AI嵌入式K210项目（12）-SPI LCD显示

文章目录@[TOC](文章目录)前言一、LCD介绍二、K210的SPI三、实验过程总结前言我们这款开发板应该是最便宜的AI开发板了吧，200RMB左右，搭载1TOPS处理能力的K210芯片，丰富的外设接口
疯狂飙车的蜗牛·2024-01-18 17:25

AI嵌入式K210项目（13）-Camera

文章目录前言一、硬件介绍二、K210对硬件的支持实验过程总结前言我们这款开发板应该是最便宜的AI开发板了吧，200RMB左右，搭载1TOPS处理能力的K210芯片，丰富的外设接口，内置超多算法，除此之外
疯狂飙车的蜗牛·2024-01-18 17:17

实时阴影技术（Shadow Mapping）

一、ShadowMapping概述ShadowMapping基本原理：1.1阴影生成Pass：额外设置一个摄像机在光源位置（LightCamera，光源摄像机），并且朝光照方向看去。
想做后端的前端·2024-01-18 16:04

verilog语法进阶

语句四、casez语句五、三目运算（ternaryconditionaloperator）六、递减运算符（reduction）七、for循环语句八、实例化多个模块（generate）总结前言  本文是针对verilog
FPGA中国创新中心·2024-01-18 15:21

STM32F103标准外设库——中断应用/事件控制器(六)

个人名片：作者简介：一名喜欢分享和记录学习的在校大学生个人主页：妄北y个人QQ：2061314755个人邮箱：[email protected]个人WeChat：Vir2021GKBS本文由妄北y原创，首发CSDN座右铭：大多数人想要改造这个世界，但却罕有人想改造自己。专栏导航：妄北y系列专栏导航:C/C++的基础算法：C/C++是一种常用的编程语言，可以用于实现各种算法，这里我们对一些基础算法进
妄北y·2024-01-18 14:44

STM32F103标准外设库——RCC时钟(六)

个人名片：作者简介：一名喜欢分享和记录学习的在校大学生个人主页：妄北y个人QQ：2061314755个人邮箱：[email protected]个人WeChat：Vir2021GKBS本文由妄北y原创，首发CSDN座右铭：大多数人想要改造这个世界，但却罕有人想改造自己。专栏导航：妄北y系列专栏导航:C/C++的基础算法：C/C++是一种常用的编程语言，可以用于实现各种算法，这里我们对一些基础算法进
妄北y·2024-01-18 14:13

每日推荐12.19

分享时下比较流行的优秀国外设计，每日开眼一下；数量四组，每日积累一点点，提高设计审美！
西瓜绿2020·2024-01-18 13:16

第十五届蓝桥杯单片机组备赛——中断系统与外部中断应用

我写了好几届省赛真题都没用到这个寄存器)4.3TCON寄存器4.4TMOD寄存器（只能字节寻址）4.5SCON寄存器(串口设置相关)五、中断编写5.1中断初始化&中断服务函数5.2特殊编程格式六、外部中断应用一、中断概念  内核与外设之间的主要交互方式有两种
struggle_success·2024-01-18 11:42

IMX6LL|中断详解

GIC的工作原理如下：中断请求：外设或处理器核心会向GIC发送中断请求信号，表示产生了一个中断。中断分发：GI
左手的月光·2024-01-18 11:10

按键检测|中断检测

根据引脚编号找到引脚名称根据引脚名称找到引脚编号裸机程序控制外设特点：读数据手册、设寄存器值找出外设有哪些相关寄存器找出外设相关寄存器如何设置二.中断检测1.通用中断控制器(GIC)GIC用于管理单核或多核芯片中的中断资源
左手的月光·2024-01-18 11:08

S32K3系列 --- 硬件I2C Mcal配置

原理的话可以参考这篇文章：一文搞懂I2C通信总线_i2c通信的详细讲解-CSDN博客I2C时序二、Mcal配置2.1原理图这里我们用I2C与M24C64外设进行通信。
土豆萝卜丝·2024-01-18 10:29

stm32f1学习之HAL库exti

到此又学习了一个外设！
独处东汉·2024-01-18 10:28

FreeRTOS学习第4篇--任务使用参数

先决条件：拥有C语言基础，装有编译和集成的开发环境，比如：KeiluVision5使用外设：USART1、GPIO、I2C实验目的创建3个优先
独处东汉·2024-01-18 10:28

STM32（更新中）

目录1时钟（心跳）1.1CubeMX基本配置1.2外设在时钟上的分配原理1.3时钟树2寄存器（地址）3GPIO3.1GPIO实物3.2GPIO两种结构（推挽/开漏）3.3LED3.4CUBEMX3.5常用函数
菜只因C·2024-01-18 09:20

Verilog刷题笔记15

题目：Anadder-subtractorcanbebuiltfromanadderbyoptionallynegatingoneoftheinputs,whichisequivalenttoinvertingtheinputthenadding1.Thenetresultisacircuitthatcandotwooperations:(a+b+0)and(a+~b+1).SeeWikipedi
十六追梦记·2024-01-18 06:40

Verilog刷题笔记16

题目：Sincedigitalcircuitsarecomposedoflogicgatesconnectedwithwires,anycircuitcanbeexpressedassomecombinationofmodulesandassignstatements.However,sometimesthisisnotthemostconvenientwaytodescribethecircui
十六追梦记·2024-01-18 06:40

Verilog刷题笔记14

题目：Onedrawbackoftheripplecarryadder(Seepreviousexercise)isthatthedelayforanaddertocomputethecarryout(fromthecarry-in,intheworstcase)isfairlyslow,andthesecond-stageaddercannotbegincomputingitscarry-out
十六追梦记·2024-01-18 06:10

Verilog刷题笔记7

题目：ConnectingSignalstoModulePortsTherearetwocommonly-usedmethodstoconnectawiretoaport:bypositionorbyname.BypositionThesyntaxtoconnectwirestoportsbypositionshouldbefamiliar,asitusesaC-likesyntax.Whenin
十六追梦记·2024-01-18 06:09

Verilog刷题笔记11

wenowhavemoduleswithvectorsasports,towhichyouwillattachwirevectorsinsteadofplainwires.LikeeverywhereelseinVerilog
十六追梦记·2024-01-18 06:09

Verilog刷题笔记13

Inthisexercise,youwillcreateacircuitwithtwolevelsofhierarchy.Yourwillinstantiatetwocopiesof(provided),eachofwhichwillinstantiate16copiesof(whichyoumustwrite).Thus,youmustwritetwomodules:and.top_module
十六追梦记·2024-01-18 06:09

Verilog刷题笔记4

题目：Givenan8-bitinputvector[7:0],reverseitsbitordering.Seealso:Reversingalongervector.我的解法：moduletop_module(input[7:0]in,output[7:0]out);assignout[7]=in[0];assignout[6]=in[1];assignout[5]=in[2];assigno
十六追梦记·2024-01-18 06:39

Verilog刷题笔记17

题目：Forhardwaresynthesis,therearetwotypesofalwaysblocksthatarerelevant:Combinational:always@(*)Clocked:always@(posedgeclk)Clockedalwaysblockscreateablobofcombinationallogicjustlikecombinationalalwaysbl
十六追梦记·2024-01-18 06:02

STM32系统架构

MCU厂商，经ARM公司授权，添加不同的外设=各种xx32芯片F1系统架构4个主动单元+4个被动单元Cortex-M3内核DCode总线（D-Bus）Cortex-M3内核系统总线（S-Bus）通用DMA1
饼干饼干圆又圆·2024-01-18 06:52

STM32HAL库1:认识时钟树（STM32F407）

目录1.认识时钟树1.1什么时钟1.2认识时钟树2.配置系统时钟2.1系统适中的配置过程2.2外设时钟使能和失能2.3sys_stm32_clock_init函数（F407）2.4SystemClock_Config
weixin_52872520·2024-01-18 05:21

STM32的标准库与HAL库学习——以F407为例（一）架构与时钟

本次学习以应用为导向，不会涉及太多外设，如有错误，欢迎指正。二、标准库与HAL库对单片机的操作，归根结底是对寄存器的操作。
m0_74966966·2024-01-18 05:19

UVM的guideline

UVM库是类的集合，它通过提供如何使用SystemVerilog中的功能结构，使SystemVerilog语言使用起来更为通用顺畅。然而，在许多情况下，UVM提供多种机制来完成相同的工作。
谷公子的藏经阁·2024-01-18 04:03

【芯片手册区别】

第二种是更注重介绍软件开发，包括外设功能开发和寄存器描述。是软件工程师更关注的。有的叫数据
光芒Shine·2024-01-18 04:01

Linux-ARM裸机(九)-EPIT定时器

定时器是最常用的外设，常要用定时器完成精准的定时，I.MX6U提供了多种硬件定时器。
xiaoliu_henniu·2024-01-18 03:01

STM32F4-UART(串行通信)

并行通信（传输原理：数据各个位同时传输；优点：速度快；缺点：占用引脚资源多；）串行通信（传输原理：数据按位顺序传输；优点：占用引脚资源少；缺点：速度相对较慢；）串行通信串行通信是指外设和计算机间，通过数据信号线
xiaoliu_henniu·2024-01-18 03:00

Linux-ARM裸机(十一)-UART串口通信

无论单片机开发还是嵌入式Linux开发，串口都是最常用到的外设。可通过串口将开发板与电脑相连，然后在电脑上通过串口调试助手来调试程序。
xiaoliu_henniu·2024-01-18 03:30

单片机学习指南

STM32外设比51多，如：CAN、USB、FSMC等，能让你省点芯片。STM32有固件库，不再需要看着手册，查寄存
一路带飞·2024-01-18 01:12

fpga供电电压偏低会怎样_[走近FPGA]之开发板介绍篇

它使用的FPGA芯片型号为XilinxArtix-7XC7A75T，具有电平开关、LED、矩阵键盘、数码管等基本外设，同时还有高速ADC/DAC，音频Codec，SD卡，32位DDR3L（共1GB）外设用于
weixin_39758696·2024-01-17 22:23

【2.5操作系统】数据传输控制方式

目录1.输入输出技术2.IO设备管理软件1.输入输出技术cpu控制（主存/外设）进行数据交互的过程。中断处理操作过程：例题一:解析：第一问：选D。中断需要cpu发送中断指令。
script-pro·2024-01-17 22:18

单片机原理及应用：定时器/计数器综合应用

本文是《单片机原理及应用》专栏中的最后一篇文章，笔者以编译器的安装配置——51单片机简介——LED和数码管外设——开关和按键控制功能切换——外部中断系统——定时器与计数器为知识大纲，介绍了C语言编程控制
尘光未歇·2024-01-17 13:14

梦回2004！我用全志V3s做了个成本100元，功能媲美MP4的随身终端

开发板的外设以及功能有将近10个：获取天气、连
DOT小文哥·2024-01-17 12:28

verilog编程题

verilog编程题文章目录verilog编程题序列检测电路（状态机实现）分频电路计数器译码器选择器加减器触发器寄存器序列检测电路（状态机实现）moduleDetect_101(inputclk,inputrst_n
江江江江江江江江江·2024-01-17 10:35

【FPGA/verilog -入门学习17】vivado 实现串口自发自收程序

1，需求PC使用串口助手给FPGA板发送9600波特率的数据，FPGA板接收到数据后，回复同样的数据给PC2，需求分析按模块可以划分为：rx接收模块，将输入的8位并行rx数据转换成[7:0]rx_data信号，当数据接收完成后，同时生成一个rx_done信号。bsp_generate_clk_en:接收波特率时钟产生模块，当rx接收到数据时，给一个start信号给波特率时钟产生模块，由bsp时钟产
王者时代·2024-01-17 10:31
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