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Linux
Verilog学习系列
「
Verilog
学习笔记」时钟分频（偶数）
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmoduleeven_div(inputwirerst,inputwireclk_in
KS〔学IC版〕
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2023-12-02 09:23
Verilog学习笔记
学习
笔记
fpga开发
Verilog
FPGA纯
verilog
实现 LZMA 数据压缩，提供工程源码和技术支持
FPGA纯
verilog
实现LZMA数据压缩，提供工程源码和技术支持目录1、前言2、我这儿已有的FPGA压缩算法方案3、FPGALZMA数据压缩功能和性能4、FPGALZMA数据压缩设计方案输入输出接口描述数据处理流程
hexiaoyan827
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2023-12-02 09:21
fpga开发
高速信号处理
LZMA
数据压缩
FPGA压缩算法方案
加速计算
北邮22级信通院数电：
Verilog
-FPGA（12）第十二周实验（2）彩虹呼吸灯
北邮22信通一枚~跟随课程进度更新北邮信通院数字系统设计的笔记、代码和文章持续关注作者迎接数电实验学习~获取更多文章，请访问专栏：北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客目录一.代码部分二.管脚分配三.实验效果一.代码部分rainbow_breathing_light.vmodulepwm(input[7:0]duty,inputclk,outputregout);reg[7:
青山入墨雨如画
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2023-12-02 09:51
北邮22级信通院数电实验
fpga开发
北邮22级信通院数电：
Verilog
-FPGA（12）第十二周实验（1）设计一个汽车尾灯自动控制系统
北邮22信通一枚~跟随课程进度更新北邮信通院数字系统设计的笔记、代码和文章持续关注作者迎接数电实验学习~获取更多文章，请访问专栏：北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客目录一.题目要求二.代码部分2.1car_system.v2.2divide.v三.管脚分配四.实现效果一.题目要求设计一个汽车尾灯自动控制系统，要求根据汽车行驶状态自动控制汽车尾灯：直行：尾灯不亮；右转：右侧
青山入墨雨如画
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2023-12-02 09:49
北邮22级信通院数电实验
fpga开发
modelsim-SE仿真error问题
3.如果是Error(10054):
Verilog
HDLFileI/Oerroratsdram_ctrl_tb.v(6):can'tope
会飞的珠珠侠
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2023-12-02 07:19
FPGA
fpga
SystemC Study
简介SystemC的意义，网上能查到，这里总结一下，SystemC是C++的library，类似UVM是system
verilog
的library下图是SystemC在整个项目中的角色硬件架构探索，创建算法
Vinson_Yin
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2023-12-01 16:36
SystemC
systemc
【【FPGA的 MicroBlaze 的 介绍与使用 】】
FPGA的MicroBlaze的介绍与使用可编程片上系统（SOPC）的设计在进行系统设计时，倘若系统非常复杂，采用传统FPGA单独用
Verilog
/VHDL语言进行开发的方式，工作量无疑是巨大的，这时调用
ZxsLoves
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2023-12-01 16:30
FPGA学习
fpga开发
【每日一题】一起学
Verilog
001-004
001画出CMOS反相器的电路原理图这个学过数集应该都会画，NMOS接地，PMOS接高电平。002反向器的速度与哪些因素有关？什么是转换时间（transitiontime）和传播延迟（propagationdelay）？反相器的速度与哪些因素有关。（1）电容（负载电容、自载电容、连线电容）较小，漏端扩散区的面积应尽可能小。输入电容要考虑：（1）Cgs随栅压而变化（2）密勒效应（3）自举效应（2）加
不求上进的夏天
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2023-12-01 15:43
AI时代FPGA厂商与FPGA工程师该如何转型？
《单片机与嵌入式系统应用》小编特意邀请了专家给大家答疑解惑~业界声音掌握
Verilog
FPGA设计和验证方法是AI时代系统设计师的生命线北航电子信息工程学院退休教授北京至芯
喜欢打酱油的老鸟
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2023-12-01 13:06
人工智能
AI时代
FPGA
转型
【vim
学习系列
文章 13 -- 自动命令 vim autocmd 】
文章目录autocmd定义自动命令events参数pattern参数nested参数删除自动命令自动命令组自动命令选项转自：https://yyq123.github.io/learn-vim/learn-vi-49-01-autocmd.htmlautocmd自动命令，是在指定事件发生时自动执行的命令。利用自动命令可以将重复的手工操作自动化，以提高编辑效率并减少人为操作的差错。比如自定义以下函数
CodingCos
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2023-12-01 13:52
#
vim
学习系列文章
vim
学习
编辑器
vim
autocmd
嵌入式Linux入门-彻底理解UART串口，手把手教你写程序
没有基础的先看：嵌入式Linux
学习系列
全部文章：嵌入式Linux学习—从裸机到应用教程大全目录1.UART串口1.1UART硬件连接1.2UART软件通信协议2.读手册，编程序2.1找对应引脚2.2设置
闪耀大叔
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2023-12-01 03:25
嵌入式Linux入门
物联网
arm
arm开发
嵌入式硬件
驱动开发
【合集一】每日一练30讲，轻松掌握
Verilog
语法
本原创教程由深圳市小眼睛科技有限公司创作，版权归本公司所有，如需转载，需授权并注明出处（www.meyesemi.com)第一练：如何区分＜＝表示的含义？题目：请描述以下两种方法产生的信号有何区别？答案：根据“b)?a:b;解析：condition_expr?true_expr1:false_expr2;condition_expr为逻辑真则结果为true_expr1，condition_expr
小眼睛FPGA
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2023-12-01 00:49
Verilog
【合集二】每日一练30讲，轻松掌握
Verilog
语法
本原创教程由深圳市小眼睛科技有限公司创作，版权归本公司所有，如需转载，需授权并注明出处（www.meyesemi.com)第十六练：reg型存储器声明（二维数组）题目：声明一个位宽为8，深度为32的二维数组变量ram答案：reg[7:0]ram[31:0];解析：reg［wordsize：0］array_name［arraysize：0］;wordsize表示位宽，arraysize表示深度第十七
小眼睛FPGA
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2023-12-01 00:49
算法
Verilog
Verilog
基础：时序调度中的竞争（一）
相关阅读
Verilog
基础https://blog.csdn.net/weixin_45791458/category_12263729.html?
日晨难再
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2023-11-30 20:13
Verilog基础
数字IC
硬件工程
前端
fpga开发
Verilog
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基础：时序调度中的竞争（二）
相关阅读
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基础https://blog.csdn.net/weixin_45791458/category_12263729.html?
日晨难再
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2023-11-30 20:12
Verilog基础
fpga开发
数字IC
硬件工程
Verilog
前端
【
Verilog
】ROM & RAM
文章目录RAM&ROMROM：只读存储器概念源代码testbench仿真波形RAM：随机访问内存概念源代码与testbench仿真波形RAM&ROMROM：只读存储器概念ROM内部的数据是在ROM制造工序中，在工厂里用也输的方法被烧录进去的，其中的内容只能读不能改，一旦烧录进去，用户只能验证写入的资料是否正确，不能再做任何修改，如果发现资料有任何错误，则只能舍弃不用，重新订做一份，ROM是在生产线
秃头仔仔
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2023-11-30 13:26
数字芯片研发
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Verilog
fpga开发
ROM
RAM
Verilog
数字芯片研发
uvm 平台搭建3 - 安装VCS SCL
前面做好linux系统的安装之后，这里开始安装一些相关的验证工具准备：VCS（TM）是Synopsys全系列功能验证解决方案的一部分，支持
Verilog
，VHDL，混合HDL和复杂SoC设计的混合信号仿真
zenos876
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2023-11-30 11:19
机器
学习系列
- 6. 重要概念补充
1.多项式回归&Pipeline1.1多项式回归：研究一个因变量与一个或多个自变量间多项式的回归分析方法，称为多项式回归（PolynomialRegression）。多项式回归是线性回归模型的一种，其回归函数关于回归系数是线性的。其中自变量x和因变量y之间的关系被建模为n次多项式。如果自变量只有一个时，称为一元多项式回归；如果自变量有多个时，称为多元多项式回归。在一元回归分析中，如果变量y与自变量
小蘑菇1962
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2023-11-30 11:20
python
学习系列
之安装
一、python的安装1、下载安装包：Windows系统按如下操作选择自己想安装的版本，我选择的是3.6.4,对应自己的系统选择相应的可执行安装包。2、下载完成，进行安装，按如下步骤操作：（1）选中Add_Python3.6toPATH会自动配置好环境变量。：（2）（）（3）（4）（5）（6）二、开发工具pycharm的安装，（1）登录网站：http://www.jetbrains.com/pyc
小雪洁
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2023-11-30 07:59
Verilog
笔记（四）状态机
~）状态机是
Verilog
里非常常用的语法结构状态机1状态机概念1.1引子1.2概念2状态机模型3状态机设计3.1状态空间定义3.2状态跳转（时序逻辑）3.3下个状态判断（组合逻辑）3.4各
班花i
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2023-11-30 04:33
FPGA
fpga
状态机（
verilog
）
-------------------------------------------------------------------------------------------笔记（正点原子等）
Verilog
交芯
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2023-11-30 04:03
数字IC
fpga
asic
1024程序员节
FPGA学习笔记五：Moore状态机与Mealy状态机的区别（基于
Verilog
）
目录前言一、状态机及其描述二、Moore状态机和Mealy状态机设计对象描述及其原理（一）Moore状态机（二）Mealy状态机总结前言本篇博客主要基于一些状态机书写的规范以及其构成结构進行相应的简单分析，同时依据HDLBits中两道典型的题目（HDLBits第139题：简单Moore状态机的实现和HDLBits第140题：简单Mealy状态机的实现）分析两種状态机的异同和电路描述特点。一、状态机
STI浅结隔離
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2023-11-30 04:00
HDLBits题目
有限状态机
verilog
fpga
moore状态机
mealy状态机
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Verilog
学习笔记」状态机-非重叠的序列检测
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网根据题意定义一个五位的中间变量lock每次始终上升沿来临时判断当前寄存器的低四位+新数据是否等于10111如果等于则下一时刻
KS〔学IC版〕
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2023-11-29 16:19
Verilog学习笔记
学习
笔记
Verilog
「
Verilog
学习笔记」非整数倍数据位宽转换8to12
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网要实现8bit数据至12bit数据的位宽转换，必须要用寄存器将先到达的数据进行缓存。
KS〔学IC版〕
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2023-11-29 16:46
Verilog学习笔记
学习
笔记
Verilog
System
Verilog
入门--1
数据类型
Verilog
-->register-reg|->net-wire/…SV-->logic----不关心对应的逻辑如何综合，单纯作为变量logic四值逻辑表示0,1,x,z-->SV的硬件世界bit
孤独的旅者
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2023-11-29 13:07
SV入门
systemverilog
推荐system
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相关书籍
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在多数情况下被用于IC验证，相关书籍其实比较多，这里先提供绿皮书，红宝书，希望对大家有用。
电路_fpga
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2023-11-29 13:06
书籍推荐
fpga开发
System
Verilog
基础
目录一、数据类型1、内建数据类型（1）逻辑类型（2）符号类型（3）类型转换二、随机化1、修饰符（1）rand（2）randc2、随机约束种类（1）布尔表达式Booleanexpressions（2）权重分配Weighteddistributions（3）范围表达式Rangeexpressions（4）条件表达式Conditionalexpressions3、相关函数（1）randomize()函数
qq_42922513
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2023-11-29 12:04
数字IC设计
fpga开发
System
Verilog
入门
文章目录包定义System
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数据类型结构体System
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过程块可嵌套模块接口System
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的优点提高了硬件建模能力、编码效率和抽象能力；RTL级、系统级行为描述；增强了验证能力和为大规模复杂设计编写有效
如松茂矣
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2023-11-29 12:59
SoC设计
HDL
verilog
SoC
C2--Vivado开发环境之bit生成，文件组成，代码固化2022-12-08
1.FPGA的开发流程Fpga代码的开发分为以下流程：设计定义（处于架构阶段，对需求进行定义，分析，模块划分）设计输入（
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RTL代码输入、原理图）功能仿真分析和综合（由源文件综合编译runsynthesis
晓晓暮雨潇潇
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2023-11-29 11:42
FPGA积累——基础篇
fpga开发
vivado
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(八) — 基于Nginx搭建(rtmp、http)直播服务器
系列文章Android音视频
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(一)—JNI从入门到精通Android音视频
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(二)—交叉编译动态库、静态库的入门Android音视频
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(三)—Shell脚本入门Android音视频
学习系列
金戈鐡馬
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2023-11-29 10:10
Android
Nginx
rtmp
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服务器搭建
流媒体服务
verilog
时序电路-触发器
触发器带异步清零和异步置1的JK触发器modulejkff_rs(inputclk,j,k,set,rs,outputregq);always@(posedgeclk,negedgers,negedgeset)beginif(!rs)q<=1'b0;elseif(!set)q<=1'b1;elsecase({j,k})2'b00:q<=q;2'b01:q<=1'b0;2'b10:q<=1'b1;2
weixin_52688879
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2023-11-29 10:58
fpga开发
FPGA
Verilog
实现JK触发器 再实现模12加法计数器
JK触发器，无法仿真，代码如下，按照老师PPT写的`timescale1ns/1psmoduleJKtrigger(Q,CLK,RESET,SET,J,K);inputCLK,RESET,SET,J,K;outputQ;regQ;always@(posedgeCLKornegedgeRESETornegedgeSET)begin//异步复位与置位触发器的复位和置位与时钟信号无关//按照逻辑表达式写
Sharninjak
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2023-11-29 10:23
FPGA
fpga开发
Verilog
学习之异步复位的串联T触发器设计
文章目录前言一、题目描述：二、实现思路1.先了解T触发器的相关知识2.区分异步复位和同步复位1）异步复位2）同步复位3）同步复位和异步复位的优缺点3.从波形中得到的信息三、代码展示总结前言今天我们做的是第二道题——异步复位的串联T触发器，可能有些人听名字就觉得这道题比较难，但其实它并没有想象中的那么难，它仅仅只是两个T触发器串联而已，接下来我们便去看看如何写这道题。异步复位的串联T触发器一、题目描
一个默默无闻的小程序员
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2023-11-29 10:49
牛客网刷题
学习
fpga开发
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Verilog
学习笔记」整数倍数据位宽转换8to16
专栏前言本专栏的内容主要是记录本人学习
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过程中的一些知识点，刷题网站用的是牛客网根据时序图，数据是在第二个数据到来之后输出，当仅有一个数据到来时，不产生输出，所以内部需要一个指示信号valid_cnt
KS〔学IC版〕
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2023-11-29 10:49
Verilog学习笔记
学习
笔记
Verilog
（91）
Verilog
实现D触发器
（91）
Verilog
实现D触发器1.1目录1）目录2）FPGA简介3）
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HDL简介4）
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实现D触发器5）结语1.2FPGA简介FPGA（FieldProgrammableGateArray
宁静致远dream
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2023-11-29 10:19
fpga开发
【FGPA】
Verilog
：JK 触发器 | D 触发器 | T 触发器 | D 触发器的实现
0x00JK触发器JK触发器是RS触发器和T触发器的组合，有两个输入端J和K，如果两个输入端都等于1，则将当前值反转。行为表状态图TimingDiagramCircuitJK触发器的设计目的是防止RS触发器在输入S和R均等于1的值时被浪费，因为该值被认为是非法输入。它与RS触发器相同，不同之处在于如果输入值为1,1，它不会作为非法值被接受，而是作为当前存储值的反相值被接受。0x01D触发器D型触发
柠檬叶子C
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2023-11-29 10:43
fpga开发
JK触发器
D触发器
Verilog
之行为建模
在程序中，initial是不能用于赋值的，但是可以用于程序的监视对于电平触发，只要有一个变化就会触发注意：在always里面的赋值，左边一定是reg类型，但是本质上没有记忆功能，区别于数据流建模，赋值左边是wire线网型有时候，要监控太多，就用@(*),注意，没有and,只有or来分隔是下降沿有效还是上升沿有效，取决于你到底是低电平还是高电平有效，低电平对应下降沿，高电平对应上升沿
JNU freshman
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2023-11-29 05:48
vivado
fpga开发
FPGA学习路线by老石谈芯
我总结了这份FPGA学习路线：搞定这四点，你也能轻松进阶（老石谈芯）.摘要FPGA学习路线(一）编程语言1硬件描述语言HDL2寄存器输入集语言RTL2.1如何入门2.2最大的思维转变3推荐转向学习System
Verilog
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班花i
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2023-11-29 00:56
FPGA
fpga
FPGA记录系列（二）：
Verilog
中的参数传递和不同的调用子模块写法
文章目录项目场景：
Verilog
代码截图：
Verilog
代码分析：项目场景： 阅读了一下systemgenerator生成的源代码，一开始对testbench中的调用模块的方式不是很理解，后来发现其实这就是
yufan_fw
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2023-11-29 00:25
FPGA与嵌入式
fpga开发
Verilog
基础（六）
六、
Verilog
程序设计语句和描述方式6.1数据流建模6.1.1显式连续赋值语句语法：;Assign#=Assignmentexpression;两条语句：第一条语句是对连线型变量进行类型说明的语句；
_花间
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2023-11-29 00:52
FPGA入门
fpga开发
verilog
中函数的调用
模块中函数的调用modulefunction(str1,str2);inputstringstr1,str2;wirea;assigna=strstr(str1,str2);functionstrstr;//比较两字符串，看str1是否包含str2inputstringstr1;inputstringstr2;integerlen1,len2;integercnt;strstr=0;len1=st
与fpga斗智斗勇
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2023-11-29 00:22
verilog
fpga开发
Verilog
时钟分频设计
偶数分频的
verilog
描述如下所示：moduleeven(inputcl
sdf_4869
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2023-11-29 00:21
FPGA开发
fpga开发
Verilog
分频器设计（奇偶分频）
一、偶数分频以上是实现2、4、10分频的
Verilog
实现代码及仿真结果时序图，分析一下：对于2这样的简单分频实现，直接在输入时钟的每个上升沿取反即可，时序图中可见clk_div2就是在clk时钟的每个上升沿取一次反
捞星星
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2023-11-29 00:50
fpga开发
Verilog
创建子模块并调用
创建子模块并调用moduletop_module(inputx,inputy,outputz);wireo1,o2,o3,o4;Aia1(x,y,o1);Bib1(x,y,o2);Aia2(x,y,o3);Bib2(x,y,o4);assignz=(o1|o2)^(o3&o4);//Oryoucouldsimplifythecircuitincludingthesub-modules://assi
onesway2018
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2023-11-29 00:17
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嵌入式硬件
FPGA学习入门计划-小白入门
1.入门学习计划-再学习FPGA之前，先确定我们需要学习什么1.编程语言，FPGA的开发语言叫做硬件描述语言HDL，或者是寄存器传输级语言RTL，主流的硬件描述语言有VHDL和
Verilog
，System
Verilog
一口闷一罐可乐
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2023-11-29 00:47
fpga开发
学习
Verilog
：动态位宽 rom [4+:3]
写法：vect_1[4+:3]表示，起始位为4，宽度为3，**升序**，则vect_1[4+:3]=vect_1[6:4]vect_1[4-:3]表示，起始位为4，宽度为3，**降序**，则vect_1[4-:3]=vect_1[4:2]用途：将网络参数放入FPGA内部时，在索引权值时用到该用法
崽崽今天要早睡
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2023-11-29 00:16
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fpga开发
Verilog
时钟分频（偶数分频、奇数分频、小数分频、半整数分频）
Verilog
时钟分频（偶数分频、奇数分频、小数分频、半整数分频）偶数分频奇数分频不要求占空比为50%的奇数分频要求占空比为50%奇数分频小数分频半整数分频利用双边沿特性利用小数分频的思路偶数分频偶数分频最容易实现
wornation
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2023-11-29 00:16
FPGA学习
fpga开发
FPGA：实现快速傅里叶变换（FFT）算法
于是我拿出一股势在必得的心情打开了FFT的视频教程，看了好几个视频和好些篇博客，于是我迷失在数学公式推导中，在一位前辈的建议下，我开始转换我的思维，从科研心态转变为先用起来，于是我关掉我的推导笔记，找了一篇叫我用
Verilog
崽崽今天要早睡
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2023-11-29 00:46
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▶FPGA其他项目
fpga开发
算法
快速傅里叶变换
day10-
verilog
---模块的调用,任务和函数
模块的调用（上层模块对底层模块的调用）在做模块划分时，通常会出现这种情形，某个大的模块中包含了一个或多个功能子模块，
verilog
是通过模块调用或称为模块实例化的方式来实现这些子模块与高层模块的连接的调用模块实例化的一般形式为
大风起于云兮
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2023-11-29 00:13
芯片验证
fpga开发
单片机
嵌入式硬件
Verilog
-UART串口通信协议
文章目录一、通信特点二、uart协议介绍三、RS232接口标准的
Verilog
代码实现一、通信特点uart：异步、串行、全双工一般描述某种通信的特点为：同步/异步，串行/并行，半双工/全双工同步：要求一个芯片控制另一芯片的时序
Anzg256
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2023-11-29 00:09
Verilog
fpga开发
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