Verilog学习系列第15页

Android JetPack学习系列——Navigation

写在前面Google在2018年就推出了Jetpack组件库，但是直到今天我才给重视起来，这真的不得不说是一件让人遗憾的事。过去几年的空闲时间里，我一直在尝试做一套自己的组件库，帮助自己快速开发，虽然也听说过Jetpack，但是压根儿也没去了解，但是其实自己已经无形之中用到过很多Jetpack中的库了，只是自己不知道，比如说databinding、viewmodel、camerax等等所以我打算推

邵旺运·2023-12-28 20:41

【持续学习系列(四)】《Lifelong-RL》

一、论文信息1标题Lifelong-RL:LifelongRelaxationLabelingforSeparatingEntitiesandAspectsinOpinionTargets2作者LeiShu,BingLiu,HuXu,andAnniceKim3研究机构DepartmentofComputerScience,UniversityofIllinoisatChicago,USACente

ZedKingCarry·2023-12-28 20:10

FPGA-Verilog 仿真可视化

DigitalJS是一个基于JavaScript实现的开源数字电路模拟器，旨在模拟由硬件设计工具（如Yosys）合成的电路。由弗罗茨瓦夫大学的MarekMaterzok开发，源文件托管于Github上。DigitalJS的开源网址如下：https://github.com/tilk/digitaljs下面这个网址：http://digitaljs.tilk.eu/，提供了一个DigitalJS的在

ltqshs·2023-12-28 19:44

机器学习系列--R语言随机森林进行生存分析（1）

随机森林（Breiman2001a）（RF）是一种非参数统计方法，需要没有关于响应的协变关系的分布假设。RF是一种强大的、非线性的技术，通过拟合一组树来稳定预测精度模型估计。随机生存森林（RSF）（Ishwaran和Kogalur，2007；Ishwaraan，Kogalur、Blackstone和Lauer（2008）是Breimans射频技术的延伸从而降低了对时间到事件数据的有效非参数分析。R

天桥下的卖艺者·2023-12-28 16:59

Java I/O系统学习系列一：File和RandomAccessFile

I/O系统即输入/输出系统，对于一门程序语言来说，创建一个好的输入/输出系统并非易事。因为不仅存在各种I/O源端和想要与之通信的接收端(文件、控制台、网络链接等)，而且还需要支持多种不同方式的通信(顺序、随机存取、缓冲、二进制、按字符、按行、按字等)。Java类库的设计者通过创建大量的类来解决这个难题，比如面向字节的类(字节流，InputStream、OutputStream)、面向字符和基于Un

编程小世界·2023-12-28 09:02

Spring MVC学习(11)—跨域的介绍以及使用CORS解决跨域问题

SpringMVC学习系列文章SpringMVC学习(1)—MVC的介绍以及SpringMVC的入门案例SpringMVC学习(2)—SpringMVC中容器的

刘Java·2023-12-28 08:54

【持续学习系列（二）】2015_ACL_LCS

一、论文信息1标题LifelongLearningforSentimentClassification2作者ZhiyuanChen,NianzuMa,BingLiu3研究机构DepartmentofComputerScience,UniversityofIllinoisatChicago二、主要内容这篇论文提出了一种基于终身学习（LifelongLearning,LL）的方法来解决情感分类问题。终

ZedKingCarry·2023-12-28 00:45

Verilog置换处理脚本

文章目录一、介绍二、脚本一、介绍在Verilog中的置换处理，为将一个数据的数据位按照某种规则进行重新排列。

暴风雨中的白杨·2023-12-27 23:58

Verilog系统任务$random

一、系统任务$random$random是Verilog提供的一个随机数生成系统任务，调用该任务后，将会返回一个32bit的integer类型的有符号的值。

暴风雨中的白杨·2023-12-27 23:58

数字逻辑实验之BCD码转余三码

【实验目的】掌握组合逻辑电路的设计方法；熟悉Vivado2014集成开发环境和Verilog编程语言；掌握BCD码转余三码电路的设计与实现。【实验环境】FPGA虚拟仿真平台。

飞扬2024·2023-12-27 23:44

数字逻辑实验之利用D触发器，设计并实现三位扭环计数器

【实验要求】：采用Moore（摩尔型）电路，利用D触发器，设计并实现三位扭环计数器并用Verilog编程语言写出其代码。

飞扬2024·2023-12-27 23:13

数字逻辑实验之一位全加器的设计与实现

【实验目的】掌握组合逻辑电路的设计方法；熟悉Vivado2014集成开发环境和Verilog编程语言，掌握1位半加器电路的设计与实现。

飞扬2024·2023-12-27 23:13

「Verilog学习笔记」超前进位加法器

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网超前进位加法器的实质是：对于输出的每一位Si其实都可以用Si=Ai^Bi^Cin来表示我们需要做的只是判断加法结果的最高位该取几例如本题中输入的两个数

KS〔学IC版〕·2023-12-27 18:59

「Verilog学习笔记」状态机与时钟分频

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网状态机写法`timescale1ns/1nsmodulehuawei7(inputwireclk,inputwirerst

KS〔学IC版〕·2023-12-27 18:29

机器学习系列 - 2.如何评价模型的好坏

小蘑菇1962·2023-12-27 12:09

Verilog HDL 行为级建模: 单片机设计

在单片机设计中，VerilogHDL（HardwareDescriptionLanguage）被广泛用于行为级建模，以描述和验证单片机的功能和行为。本文将介绍如何使用VerilogHDL

UoEmacs_Lisp·2023-12-27 11:13

Verilog HDL基础语法规则与单片机

VerilogHDL是一种硬件描述语言，常用于设计和模拟数字电路。在本文中，我们将探讨VerilogHDL的基本语法规则，并结合单片机的实例来演示其应用。

UoEmacs_Lisp·2023-12-27 11:12

【SystemVerilog】 $cast动态强制类型转换

前言会经常用到$cast，但因为一直没理解透彻，每次使用都得现找内容再消化。今天自己重新总结整理一下。强制类型转换我们可以使用强制类型转换操作符（'）来改变一个表达式的数据类型。需要进行强制类型转换的表达式必须包含在圆括号内，或者必须包含在串联或复制花括号内，并且它们必须是自决的。int'(2.0*3.0);shortint'{8'hFA,8'hCE};如果将一个正的十进制数作为数据类型，那么这意

小邦是名小ICer·2023-12-27 07:26

【SystemVerilog】SV 数据操作及数制转换（atohex）

记录几个比较常用的数据/字符串操作函数字符串函数：len（）functionintlen()：str.len()返回字符串的长度，也就是字符串中字符的数目（不包括任何终结字符）。如果str是""，那么str.len()返回0。putc()taskputc(inti,strings)taskputc(inti,bytec)str.putc(i,c)将str中的第i个字符替换成指定的integral值

小邦是名小ICer·2023-12-27 07:56

【VCS】VCS 常用参数总结

在代码中使用了`ifdef编译指令2+mindelays器件延时使用sdf文件中的最小值(sdf文件中的时序(min:typ:max))3+maxdelays器件延时使用sdf文件中的最大值4–v导入库文件的verilog

小邦是名小ICer·2023-12-27 07:56

Quartus prim实现模块化电路设计，生成子电路元件并在Block Diagram File中调用的解决方案（关于FPGA的复杂工程设计的相关博客都会采用此方法）

新建工程新建BlockDiagramFile保存为顶层文件新建VerilogHDLFile文件(用来编写子模块电路代码)保存文件并命名文件调用元件设置端口属性

致力于研究如何把螺丝拧紧问题的资深专家·2023-12-26 23:33

基于Quartus Prime平台从新建工程开始以verilog HDL File保存为顶层文件并采用例化模块的设计方法，RTL Viewer、Sgnal Tap Logic Analyzer的使用

一、顶层文件的建立会建工程的读者可以跳过子目录新建工程新建工程注意存储地址以及文件名不能出现中文（电脑用户名是中文且喜欢把文件放在桌面的可以注意一下这个地方）然后一直next，直到：也可以点击Finish把新建文件保存为顶层文件在弹出的：另存为窗口中，默认给出的名字，点击保存顶层文件编写例化模块代码的基础语法二、RTLViewer的使用可以通过RTLViewer查看模块间的连接情况以及各个端口的数

致力于研究如何把螺丝拧紧问题的资深专家·2023-12-26 23:02

Verilog-程序设计语句-三种建模方式

程序设计语句数据流建模显式连续赋值语句：;assign#=Assignmentexpression;隐式连续赋值语句：#=assignmentexpression；ps.wire(strong0,weak1)[3:0]#(2,1,3)w=(a^b)&(m^n);//对于变量w：赋“0”值时的驱动强度较强，为strong：赋“1”值时的驱动强度较弱，为weak。比如，当0和1共同驱动变量w时，由于0

JoYER_cc·2023-12-26 21:35

《Machine Learning in Action》—— 女同学问Taoye，KNN应该怎么玩才能通关

这篇是机器学习系列文章所涉及到的第六篇文章了，前面已经介绍过了支持向量机SVM以及决策树算法，一个躲在小房间里认真阅读过的读者应该对他们都有了一定的认识，算法的过程和原理也都大致了解了。

玩世不恭的Coder·2023-12-26 20:40

在systemverilog中使用断言（assert）进行复位检查

复位的验证不应该依赖于某个特定的case,应该贯穿验证的整个阶段。推荐使用断言进行复位检查。考虑以下场景：复位触发后，需要检查端口信号或内部关键信号是否被正确复位。首先用一个sequence检测复位,sequences_gp_rst_n;@(posedgegp_clk)!gp_rst_n##1gp_rst_n;endsequence##1：表示延时一种时钟周期然后使用sequence作为prope

月落乌啼霜满天@3760·2023-12-26 19:55

verilog 通过DPI-C调用C 流水灯模拟

verilog通过DPI-C调用C简单示例，verillator模拟ledloop.vmoduleledloop(inputwireclk,outputwire[3:0]LED);reg[31:0]cnt

yvee·2023-12-26 09:10

Verilog 14: 阻塞和非阻塞赋值的异同

verilog的层次化事件队列仿真器在解析和处理Verilog模块时其执行流程如下:动态事件队列(下列事件执行顺序可任意安排)阻塞赋值计算非阻塞赋值语句右边的表达式连续赋值执行$display命令计算原语的输入和输出的变化停止运行的事件队列

qq_36525177·2023-12-26 09:37

fpga verilog rs232 发送模块实现

RS-232是一种串行通信协议，用于在计算机和其他外部设备之间进行数据传输。RS-232定义了电气特性、信号级别、机械特性和传输速率等规范，为串行通信提供了一种标准化的接口。RS-232通常使用DB9连接器，用于传输和接收数据、控制信号以及地线连接。但除了235脚其它基本都省略了，一个发送一个接收还有个地。rs232是单端传输，还有485，422差分传输，485半双工，422全双工，原理差不多下面

yvee·2023-12-26 09:36

「Verilog学习笔记」时钟切换

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmodulehuawei6(inputwireclk0,inputwireclk1

KS〔学IC版〕·2023-12-26 09:35

机器学习系列_朴素贝叶斯（1）（原理、python代码、实战）

本文经作者允许转载自公众号：月半一更链接：https://mp.weixin.qq.com/s/v-FN3rG97Hr8Ez_fnkwpTw前文中的K-近邻、决策树分类器，给出的分类决策都是确定性的，即：该数据实例确定属于哪一类。但是，再好的分类器有时候也会产生错误的分类结果，这时候我们就希望有一个分类器，它能给出一个最优的类别猜测结果，同时也能给出这个猜测的概率估计值。这种基于分类结果的概率估计

大大的肥猫·2023-12-26 07:26

Verilog之小规模经典电路设计

verilog语句执行顺序每个语句块，是事件(event)触发执行的主要分为连续赋值语句assign过程赋值语句always,initial(只执行一次)连续和过程之间是并行执行的，只要满足出发条件即可

Per_HR7·2023-12-25 23:48

Flutter学习系列——环境搭建(windows开发环境)

如果想了解flutter是什么和为什么使用flutter，可以参考这一篇文章：Flutter是什么官方文档：https://flutter.io/小提示：可以尝试看下英文的官方文档，上面的解释可以看懂，并不难，而且更新的比中文文档要快，有的中文文档翻译的不恰当，会影响理解。windows系统要求：1、Windows7SP1及以上(64位)2、磁盘空间：400M+（不包含开发环境和工具的空间）3、其

xk_一步一步来·2023-12-25 21:45

【【IIC模块Verilog实现---用IIC协议从FPGA端读取E2PROM】】

IIC模块Verilog实现–用IIC协议从FPGA端读取E2PROM下面是design设计I2C_dri.vmoduleIIC_CONTROL#(parameterSLAVE_ADDR=7'b1010000

ZxsLoves·2023-12-25 17:05

【FPGA】Verilog 实践：优先级编码器 | Priority encoder

0x00优先级编码器（Priorityencoder）"能将多个二进制输入压缩成更少数目输出的电路或算法的编码器"优先级编码器是一种编码器，它考虑了两个或更多输入位同时变为1但没有收到输入的情况。当输入进来时，优先级编码器会按照优先级顺序进行处理。通常，它按升序或降序排列输入的优先级，当没有输入时，它会向输出一个1，以区分零输入和零输出。在下面的真值表中，输入值的优先级顺序如下：优先级编码器012

柠檬叶子C·2023-12-25 17:52

C++ 学习系列 -- C++ 中的多态行为

一多态是什么？多态是面向对象三大特征中重要一项，另外两项分别是封装与继承。所谓多态，指的是多种不同的形态，也就是去完成某个具体的行为，多个不同的对象去操作同一个函数时，会产生不同的行为，进而出现不同的状态。二C++类中的普通成员函数普通成员函数面临着两个问题：1.无法实现多态行为2.派生类同名函数会覆盖基类的同名函数，即使函数的参数不同也会导致覆盖//base.h#includeclassBase

在河之洲木水·2023-12-25 07:49

算法学习系列（九）：离散化

目录引言一、离散化概念二、离散化模板三、例题四、测试引言这个离散化我的理解就是你如果要用到数组的下标进行存数，会有多个询问针对下标进行操作，然后这个下标特别的大，而且存的数也是特别的分散，举个例子就是有三个数，1，2，3，它们对应的下标分别为1，10000，1e9，所以如果开那么大的数组肯定浪费了，而且可能会爆内存，然后就需要离散化了，那么进入正题吧！一、离散化概念引入离散化的背景已经在引言里说过

lijiachang030718·2023-12-25 04:50

算法学习系列（十一）：KMP算法

目录引言一、算法概念二、题目描述三、思路讲解三、代码实现四、测试引言这个KMP算法就是怎么说呢，就是不管算法竞赛还是找工作笔试面试，都是非常爱问爱考的，其实也是因为这个算法比较难懂，其实就是很难，所以非常个人的一个思维逻辑吧，反正就是用来区分人的，我会你不会，那么我就比你牛逼，所以那就开始吧。一、算法概念这个KMP算法就是用来匹配字符串的，在一个字符串中是否有另一个字符串的存在，如果存在返回原始字

lijiachang030718·2023-12-25 04:50

算法学习系列（六）：高精度加法、减法、乘法、除法

目录引言一、高精度加法1.题目描述2.代码实现3.测试二、高精度减法1.题目描述2.代码实现3.测试三、高精度乘法1.题目描述2.代码实现3.测试四、高精度除法1.题目描述2.代码实现3.测试引言本文介绍了高精度加法、高精度减法、高精度乘法、高精度除法，这个高精度来说还是有点用的，在一些竞赛啥的还是能用得上的，当然了这个只针对C++来说，java或者python本身就有大整数类型，没必要搞这个。一

lijiachang030718·2023-12-25 04:20

算法学习系列（一）：二分

目录：引言一、二分模板1.非递归模板2.递归模板3.二分通用模板4.测试二、例题1.查询最左边的数2.查询最右边的数三、详解二分通用模板四、附录（所有代码）五、扩展题1.机器人跳跃问题引言不论你是找工作还是考研，不论是什么专业（当然首先要是计算机大类的哈），不论是参加笔试和面试，二分这个问题是必考的，而且非常有可能会让你手撕代码（就是给你一张A4纸让你把代码手写出来），所以这个二分的重要性不言而喻

lijiachang030718·2023-12-25 04:19

Linux学习系列（六）：linux系统上C程序的编译、运行及调试

目录引言一.文件编译及运行1.编译过程2.gcc分布编译3.gcc一步编译4.一步运行5.make和makefile二.gdb调试1.调试步骤：2.调试命令：1.l行号2.b/break3.infob/break4.运行代码5.p变量6.结束调试7.调试命令（全）引言本文介绍了Linux操作系统中关于C程序的编译，通过介绍编译过程、gcc命令、分步编译、一步编译和makefile自动化编译，详细介

lijiachang030718·2023-12-25 04:49

Linux学习系列（九）：Linux进程复制和替换

目录一.main函数二.printf输出问题1.printf函数并不会直接将数据输出到屏幕，而是**先放到缓冲区**中，只有一下三种情况满足，才会输出到屏幕。2.退出：returnexit_exit三.fork进程复制，写时拷贝1.fork2.写时拷贝四.僵死进程、孤儿进程及处理方法1.僵死进程2.孤儿进程3.僵死进程处理方法五.操作系统的文件调用1.open2.close3.read4.writ

lijiachang030718·2023-12-25 04:49

算法学习系列（十）：用数组模拟链表、双链表、栈、队列、单调栈、单调队列

目录引言一、数组模拟链表1.模板2.例题3.测试二、数组模拟双链表1.模板2.例题3.测试三、数组模拟栈1.模板2.例题3.测试四、数组模拟队列1.模板2.例题3.测试五、数组模拟单调栈1.例题+模板2.测试六、数组模拟单调队列1.例题+模板2.测试引言首先说一下为什么要拿数组来模拟，最主要的原因是为了快，因为如果用stl库里的容器的话，在算法竞赛中，一般是不会给你开O2优化或者臭氧优化的，然后所

lijiachang030718·2023-12-25 04:45

【数字IC设计】Verilog计算x/255的商和余数

问题描述已知x是16位无符号整数，求x除以255的余数和商。尽量降低实现方式的硬件开销（包括面积和时序）思路由于除数255是一个常数，因此，直观上给人的感觉就是应该有相应的优化方法，即相对于除数可变的实现方式，在面积、时序方面应该有所改善。对于该问题，本文给出了如下所示的解决方式：记hi=x[15:8]lo=x[7:0]则有：x=hi*256+lo对上式稍做变换，有x=255*hi+(hi+lo)

FPGA硅农·2023-12-25 01:52

【Python深度学习系列】十几行代码教你使用CTGAN模拟生成表格数据

一、问题在机器学习中，我们经常会遇到数据集数量不足的情况。CTGAN是一个生成对抗网络（GAN）的实现，它可以学习原始数据的分布并生成具有相似特征的合成数据。生成的数据将尽量保持与原始数据的统计特性一致。二、实现过程2.1安装CTGAN库pipinstallctgan使用命令在终端或命令提示符中安装CTGAN库2.2导入CTGAN类fromctganimportCTGAN在Python代码中导入C

数据杂坛·2023-12-24 20:41

【Python机器学习系列】建立决策树模型预测心脏疾病（完整实现过程）

一文彻底搞懂机器学习中的归一化与反归一化问题【Python机器学习系列】一文彻底搞懂机器学习中表格数据的输入形式（理论+源码）【Python特征工程系列】利用随机森林模型分析特征重要性（源码）【Pytho