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Linux
Verilog编程实例
「
Verilog
学习笔记」数据串转并电路
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点,刷题网站用的是牛客网关于什么是Valid/Ready握手机制:深入AXI4总线(一)握手机制-知乎时序图含有的信息较多,观察时序图需要注意
KS〔学IC版〕
·
2023-11-25 11:57
Verilog学习笔记
学习
笔记
fpga开发
Verilog
北邮22级信通院数电:
Verilog
-FPGA(11)第十一周实验(1)用JK触发器实现8421码十进制计数器
北邮22信通一枚~跟随课程进度更新北邮信通院数字系统设计的笔记、代码和文章持续关注作者迎接数电实验学习~获取更多文章,请访问专栏:北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客目录一.代码部分1.1JK_8421.v1.2JK_ff.v1.3debounce.v二.管脚分配三.实验效果一.代码部分1.1JK_8421.vmoduleJK_8421(inputclk,rst,btn,s
青山入墨雨如画
·
2023-11-25 11:25
北邮22级信通院数电实验
fpga开发
北邮22级信通院数电:
Verilog
-FPGA(11)第十一周实验(2)设计一个24秒倒计时器
北邮22信通一枚~跟随课程进度更新北邮信通院数字系统设计的笔记、代码和文章持续关注作者迎接数电实验学习~获取更多文章,请访问专栏:北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客目录一.代码部分1.1counter_24.v1.2divide.v1.3debounce.v二.管脚分配三.实验效果一.代码部分1.1counter_24.vmodulecounter_24(inputclk
青山入墨雨如画
·
2023-11-25 11:52
北邮22级信通院数电实验
fpga开发
CSS3中的HSLA用途及
编程实例
在本文中,我们将详细介绍HSLA的使用方法,并提供一些
编程实例
来说明其应用。HSLA表示方式由
温柔倩影
·
2023-11-24 23:12
编程
css3
前端
css
编程
Verilog
RTL代码设计规范简单整理总结
目录1宗旨2IP的RTL设计文件的建立3TOP集成的设计文件的建立4文件头5宏定义6端口定义6.1IP设计中的端口定义6.2TOP集成中的端口定义7TOP模块的集成8参数定义9RTL设计文件主体1宗旨每个IP设计人员严格遵守一个统一的良好的编码规范,在团队协作方面可以提高代码的可读性和可维护性,可以避免自己日后再次看待代码时的不理解、避免同组人员不必要的不理解、避免IP调用者的不理解、避免后期维护
豆豆恩馨
·
2023-11-24 23:45
IC设计
verilog
代码规范
设计规范
团队开发
SPI总线协议
提示:文章写完后,目录可以自动生成,如何生成可参考右边的帮助文档目录SPI总线的定义SPI总线工作方式SPI驱动
Verilog
实现总结SPI总线的定义SPI(SerialPeripheralInterface
emm的金毛
·
2023-11-24 15:17
接口
fpga开发
OpenGL
编程实例
:绘制棋盘格立方体
在本实例中,我们将使用OpenGL库来创建一个棋盘格立方体。棋盘格立方体是一个立方体,每个面都被细分成小方块,形成一个棋盘格状的图案。我们将使用OpenGL的几何细分功能来实现这个效果。首先,我们需要设置OpenGL环境并初始化窗口。这可以通过以下代码完成:#include//初始化OpenGL窗口和环境voidinitGL(){glClearColor(0.0f,0.0f,0.0f,
CyberXZ
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2023-11-24 13:38
编程
模板元
编程实例
---如何设计通用的几何库
模板元
编程实例
—如何设计通用的几何库设计原理假设你需要使用c++程序来计算两点间的距离.你可能会这样做:先定义一个struct:structmypoint{doublex,y;};然后定义一个包含计算算法的函数
self-motivation
·
2023-11-24 06:09
C++
几何学
算法
线性代数
boost
templates
VTK:vtkAxisActor使用方法与
编程实例
VTK:vtkAxisActor使用方法与
编程实例
vtkAxisActor是VTK(VisualizationToolkit)中的一个重要类,用于在三维可视化场景中添加坐标轴。
技术猎手
·
2023-11-24 02:31
编程
Verilog
HDL中的“+:”和“-:”语法详解
Verilog
HDL中的“+:”和“-:”语法详解在FPGA开发中,
Verilog
HDL语言是广泛应用的一种硬件描述语言。
HackMasterX
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2023-11-23 23:17
数据结构
matlab
「
Verilog
学习笔记」输入序列连续的序列检测
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点,刷题网站用的是牛客网`timescale1ns/1nsmodulesequence_detect(inputclk,inputrst_n
KS〔学IC版〕
·
2023-11-23 21:58
Verilog学习笔记
学习
笔记
Verilog
「
Verilog
学习笔记」不重叠序列检测
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点,刷题网站用的是牛客网题目要求检测a的序列,a为单bit输入,每个时刻可能具有不同的值,当连续的六个输入值符合目标序列表示序列匹配,
KS〔学IC版〕
·
2023-11-23 21:58
Verilog学习笔记
学习
笔记
Verilog
「
Verilog
学习笔记」 输入序列不连续的序列检测
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点,刷题网站用的是牛客网题目要求检测a的序列,a为单bit输入,每个时刻可能具有不同的值,且并不是每一个数据都是有效的,需要根据data_valid
KS〔学IC版〕
·
2023-11-23 21:58
Verilog学习笔记
学习
笔记
Verilog
「
Verilog
学习笔记」含有无关项的序列检测
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点,刷题网站用的是牛客网`timescale1ns/1nsmodulesequence_detect(inputclk,inputrst_n
KS〔学IC版〕
·
2023-11-23 21:51
Verilog学习笔记
学习
笔记
Verilog
数字逻辑电路基础-时序逻辑电路之锁存器
文章目录一、锁存器简介二、
verilog
源码三、综合及仿真结果一、锁存器简介本文介绍数字逻辑电路中一种常用的基础时序逻辑电路-锁存,顾名思义,它的功能就是将输入在控制信号有效时透明传输到输出端,当控制信号无效时
zuoph
·
2023-11-23 17:50
数字电路
fpga开发
练习7-在
Verilog
中使用任务task
在
Verilog
中使用任务task1,任务目的2,RTL代码,交换3,测试代码4,波形显示1,任务目的(1)掌握任务在
verilog
模块设计中的应用;(2)学会在电平敏感列表的always中使用拼接操作
向兴
·
2023-11-23 17:13
Verilog数字系统设计教程
fpga开发
1-
verilog
的串行滤波器FIR实现
verilog
的串行滤波器FIR实现1,RTL代码2,RTL原理框图3,测试代码4,输出FIR滤波器的波形参考文献:1,基于FPGA的串行FIR滤波器设计与实现2,FPGA实现FIR滤波器1,RTL代码
向兴
·
2023-11-23 17:13
Verilog数字系统设计教程
fpga开发
练习八-利用有限状态机进行时序逻辑的设计
利用有限状态机进行时序逻辑的设计1,任务目的:2,RTL代码,及原理框图3,测试代码,输出波形1,任务目的:(1)掌握利用有限状态机实现一般时序逻辑分析的方法;(2)掌握用
Verilog
编写可综合的有限状态机的模板
向兴
·
2023-11-23 17:38
Verilog数字系统设计教程
fpga开发
linux 脚本编写基本命令,Linux Shell命令行及脚本
编程实例
详解
《Linux典藏大系:LinuxShell命令行及脚本
编程实例
详解》共15章,分为两篇。
枚蓝
·
2023-11-23 16:07
linux
脚本编写基本命令
西门子PLC模拟量
编程实例
讲解
今天给大伙分享的是关于西门子S7-300PLC模拟量方面的实例,包含了以下几个方面的要点:1、对变送器进行取值,并进行控制2、对模数功能块FC105进行调用3、对AI模块进行设置4、对AI量程块进行选择这个实例,调试的是一个流量调节回路中,流量变送器输出2-2-MADC信号到SM331模拟输入模块,模块将该信号转换成浮点数,然后在程序中调用FC105将该值转换成工程量,我们就可以监视实际工程中的流
电气系
·
2023-11-23 04:40
一段来自《
Verilog
HDL 高级数字设计》的错误
Verilog
代码
笔者之前在阅读《
Verilog
HDL高级数字设计》时的基4布斯乘法器一文时,就遇到了一段有问题的代码,而这个问题可以用
Verilog
基础:表达式位宽的确定(位宽拓展)文中的分析完美解决。
日晨难再
·
2023-11-22 17:47
数字IC
硬件工程
Verilog
fpga开发
Verilog高级数字设计
数字IC基础:有符号数和无符号数加、减法的
Verilog
设计
spm=1001.2014.3001.5482本文是对数字IC基础:有符号数和无符号数的加减运算一文中的谈到的有符号数加减法的算法进行
Verilog
实现,有关算法细节请阅读原文,本文不会过多谈到原理相关问题
日晨难再
·
2023-11-22 16:30
数字IC基础
fpga开发
硬件工程
数字IC
Verilog
硬件描述语言
浅析ReactiveCocoa原理探究,学会了,真的很好玩,用起来顺心
函数响应型
编程实例
case1想象有一款应用,需要关注用户的位置变化,并且在发现他的位置靠近
一眼万年的星空
·
2023-11-22 14:29
硬件学习路线调研
学习路线《
Verilog
传奇》、《
Verilog
HDL高级数字设计》或者是《用于逻辑综合的VHDL》。不看书也能写出个三段式状态机就可以进入下一阶段了。
zianren
·
2023-11-22 11:55
FPGA
学习
fpga开发
北邮22级信通院数电:
Verilog
-FPGA(10)第十周实验 实现移位寄存器74LS595(仿真方法验证)
跟随课程进度更新北邮信通院数字系统设计的笔记、代码和文章持续关注作者迎接数电实验学习~获取更多文章,请访问专栏:北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客使用FPGA开发板验证的教程,请参考北邮22级信通院数电:
Verilog
-FPGA
青山入墨雨如画
·
2023-11-22 03:48
北邮22级信通院数电实验
fpga开发
北邮22级信通院数电:
Verilog
-FPGA(0)怎么使用modelsim进行仿真?modelsim仿真教程一份请签收~
北邮22信通一枚~跟随课程进度更新北邮信通院数字系统设计的笔记、代码和文章持续关注作者迎接数电实验学习~获取更多文章,请访问专栏:北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客最近很多uu问我怎么用quartus连接的modelsim软件进行仿真,所以这里给大家一个简要教程啦本篇文章以第九周实验:实现寄存器74LS374为例,按步骤讲解使用modelsim进行仿真的全过程,需要的uu
青山入墨雨如画
·
2023-11-22 03:44
北邮22级信通院数电实验
fpga开发
国产高云FPGA:纯
verilog
实现视频图像缩放,提供6套Gowin工程源码和技术支持
目录1、前言免责声明2、相关方案推荐国产高云FPGA相关方案推荐国产高云FPGA基础教程3、设计思路框架视频源选择OV5640摄像头配置及采集动态彩条跨时钟FIFO图像缩放模块详解设计框图代码框图2种插值算法的整合与选择VideoFrameBuffer图像缓存DDR3MemoryInterface4、Gowin工程1:640x480不缩放操作5、Gowin工程2:640x480缩小到300x300
9527华安
·
2023-11-22 01:07
FPGA图像缩放
菜鸟FPGA图像处理专题
fpga开发
音视频
高云FPGA
图像缩放
verilog
GOWIN
「
Verilog
学习笔记」边沿检测
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点,刷题网站用的是牛客网`timescale1ns/1nsmoduleedge_detect(inputclk,inputrst_n,
KS〔学IC版〕
·
2023-11-22 01:35
Verilog学习笔记
学习
笔记
Verilog
GCC与汇编保护模式
编程实例
GCC与汇编保护模式
编程实例
实例一由于想学习保护模式编程和linux0.01,遇到不少问题。有的保护模式
编程实例
全是汇编语言。
macroseasoft
·
2023-11-21 11:42
保护模式
GCC
汇编
简单工厂、工厂方法和抽象工厂模式(创建型设计模式)的 C++ 代码示例模板
代码仓库yezhening/Programming-examples:
编程实例
(github.com)Programming-examples:
编程实例
(
夜悊
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2023-11-21 07:55
设计模式
简单工厂模式
工厂方法模式
抽象工厂模式
设计模式
C++
System
verilog
中Clocking blocks
1.clockingblock的作用Clockingblock可以将timing和synchronizationdetail从testbench的structural、functional和proceduralelements中分离出来,因此sampletimming和clockingblock信号的驱动会隐含相对于clockingblock的clock了,这就使得对一些keyoperations
一只迷茫的小狗
·
2023-11-21 01:36
Systemverilog
Systemverilog
IEEE Standard for System
Verilog
Chapter 22. Compiler directives
22.1General此子句描述以下编译器指令(按字母顺序列出):`__FILE__[22.13]`__LINE__[22.13]`begin_keywords[22.14]`celldefine[22.10]`default_nettype[22.8]`define[22.5.1]`else[22.6]`elsif[22.6]`end_keywords[22.14]`endcelldefine[
一只迷茫的小狗
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2023-11-21 01:36
算法
【FPGA】
Verilog
:实现 RS 触发器 | Flip-Flop | 使用 NOR 的 RS 触发器 | 使用 NAND 的 RS 触发器
目录0x00RS触发器(RSFlip-Flop)0x01实现RS触发器0x02使用NOR的RS触发器0x03使用NAND的RS触发器0x00RS触发器(RSFlip-Flop)触发器(Flip-Flop)是一种带有时钟的二进制存储设备,用于存储0和1的值。只有在时钟信号的边沿转换时,存储的0或1的值才会改变。从1到0的转换称为下降沿触发,而从0到1的转换称为上升沿触发。触发器中存储的值在触发器的输
柠檬叶子C
·
2023-11-20 22:06
fpga开发
Flip-Flop
RS
触发器
IC前端面试总结(已拿NVIDIA和字节跳动ASIC芯片实习Offer)
System
Verilog
总结System
Verilog
:由
Verilog
发展而
Ryushane
·
2023-11-20 16:16
fpga开发
建议收藏《
Verilog
代码规范笔记_华为》
华为
verilog
编程规范是坊间流传出来华为内部的资料,其贴合实际工作需要,是非常宝贵的资料,希望大家善存。
移知
·
2023-11-20 15:53
代码规范
笔记
华为
【FPGA】
Verilog
:升降计数器 | 波纹计数器 | 约翰逊计数器 | 实现 4-bit 升降计数器的 UP/DOWN
目录Ⅰ.理论部分0x00升降计数器(UPDOWNCounter)0x01波纹计数器(RippleCounter)0x02约翰逊计数器(JohnsonCounter)Ⅱ.实践部分0x00实现:升降计数器(4-bit)0x01绘制输出表0x02设计代码0x03仿真代码0x04效果演示0x05注意事项Ⅰ.理论部分0x00升降计数器(UPDOWNCounter)升降计数器(UPDOWNCounter)是一
柠檬叶子C
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2023-11-20 14:19
fpga开发
[
verilog
] 八位比较器
八位比较器modulecode:modulecompare_8bit(equal,a,b);input[7:0]a,b;outputequal;regequal;always@(aorb)if(a>b)equal=1;elseequal=0;endmodulealways块中必须要用reg型变量,所以equal申请为reg型,如果不使用always块,也可以申请为wire型,一般来说,模块的输出数
Unknown_Fighter
·
2023-11-20 11:26
#
Verilog
verilog
比较器
VivadoAndTcl: read_
verilog
读一个或者多个
verilog
文件。
Unknown_Fighter
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2023-11-20 11:56
#
VivadoAndTcl
fpga开发
硬件工程
fpga
一生一芯18——Chisel模板与Chisel工程构建
pwd=revg提取码:revgChisel转
Verilog
模板如下:链接:https://pan.baidu.com/s/1T9JQL5BccxqI4bscfU-JyA?
铭....
·
2023-11-20 10:38
一生一芯
scala
Chisel
「
Verilog
学习笔记」根据状态转移表实现时序电路
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点,刷题网站用的是牛客网分析可得逻辑表达式为可得逻辑表达式为`timescale1ns/1nsmoduleseq_circuit(inputA
KS〔学IC版〕
·
2023-11-20 09:24
Verilog学习笔记
学习
笔记
Verilog
FPGA_IIC代码-正点原子 野火 小梅哥 特权同学对比写法(3)
时序图IIC读写操作方法汇总正点原子IIC实验工程整体框图和模块功能简介,如表下图所示:IIC驱动模块设计时钟规划状态跳转流程单次写操作的波形图如下图所示:随机读操作的波形图如下图所示:I2C驱动控制模块
Verilog
自小吃多
·
2023-11-20 08:16
FPGA
fpga开发
fir matlab fpga,基于Matlab和FPGA的FIR数字滤波器设计及实现
截位用
Verilog
HDL实现的语句是:assignFIR_out={D_temp[36],D
小漂飞啊
·
2023-11-20 05:53
fir
matlab
fpga
数电和
Verilog
-时序逻辑实例二:移位寄存器
A.15时序逻辑实例二:移位寄存器简单的单向移位寄存器,由低位向高位移动,可以通过load加载设定移位寄存器的初始值。设计模块//文件路径:a.15/src/shifter.vmoduleshifter(clk,rst_n,load_enable,load_data,dout);inputclk;inputrst_n;inputload_enable;input[7:0]load_data;out
程序员Marshall
·
2023-11-20 04:16
数电和Verilog基础
fpga开发
北邮22级信通院数电:
Verilog
-FPGA(10)第十周实验 实现移位寄存器74LS595
北邮22信通一枚~跟随课程进度更新北邮信通院数字系统设计的笔记、代码和文章持续关注作者迎接数电实验学习~获取更多文章,请访问专栏:北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客目录一.代码部分二.管脚分配三.实现过程讲解及效果一.代码部分shift_register.vmoduleshift_register(inputclk,DS,OE,MR,inputwireST_CP,outp
青山入墨雨如画
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2023-11-20 04:41
北邮22级信通院数电实验
fpga开发
循环优先级仲裁~位屏蔽仲裁算法
深入FPGA底层设计系列-循环优先级仲裁器算法:位屏蔽仲裁算法与
Verilog
代码编写_哔哩哔哩_bilibili位屏蔽算法:描述:对输入的多通道请求进行仲裁。
NoNoUnknow
·
2023-11-20 04:40
AXI
读书笔记
小项目
仲裁
EDA实验-----四位乘法器的设计(QuartusII)
掌握用
Verilog
语言实现基本二进制运算的方法。掌握
Verilog
语言的基本语法。二、实验设备PC机一台;FPGA实验箱一台。三、实验原理实现并行乘法器的方法又很多种,但
Gretel Tade
·
2023-11-20 01:02
EDA实验
fpga开发
EDA实验
Quartus
II
13.0
Verilog
硬件
EDA实验-----4*4矩阵键盘与数码管显示测试(Quartus ‖)
学会用于
Verilog
语言进行程序设计。二、实验仪器设备PC机一台。FPGA实验开发系统一套。三、实验原理本实验通过扫描4*4矩阵键盘的值,在数码管上显示对应
Gretel Tade
·
2023-11-20 01:02
EDA实验
计算机外设
fpga开发
EDA实验
Verilog
QuartusII
矩阵
verilog
产生16进制递增bin文件
https://verificationacademy.com/forums/system
verilog
/how-do-i-write-binary-dump-file-array-my-testbench.w
qq_1615549892
·
2023-11-19 21:56
#
verilog语法
fpga开发
verilog
中的定点数、浮点数、定点小数、定点整数的表示及运算
1、定点数:顾名思义定点数就是小数位固定不变的数叫做定点数,也就是小数点是定在某个位置不变的数。2、定点数的分类:(1)定点整数:定点整数的小数点后面没有其他的数值,即小数点定在了数的最后面定点整数又分为以下两类:@@:无符号的定点整数:Unsignedfixedpointinteger,无符号定点整数没有符号位,所以它的全部数位都用来表示数字,且它的小数点隐含在最低位后,在它的二进制形式中不存在
亦可西
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2023-11-19 21:20
笔记
verilog
基于FPGA的五子棋(论文+源码)
将在硬件设计的基础上完成程序的设计,其中拟打算
VERILOG
HDL语言进行程序的编写,该语言和VHDL是两种FPGA的编程语言之一,
VERILOG
HDL相对来说语法更偏近于C,同时由于选用ALTTE
沐欣工作室_lvyiyi
·
2023-11-19 12:58
fpga开发
单片机
嵌入式硬件
stm32
毕业设计
物联网
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