XILinx 第15页

Xilinx DDR3学习总结——2、MIG exmaple直接上板

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档XilinxDDR3学习总结——2、MIGexmaple直接上板查看初始化状态前言修改内容上板前言上一篇，我们生成了一个example，example

十年老鸟·2023-08-13 07:36

E7—使用IBERT IP对QSFP+通信链路眼图测试2023-08-11

1.场景通常在使用光纤接GT收发器进行通信之前，要测试信号质量以确认硬件链路工作正常，xilinx提供了IBERT（IntegratedBitErrorRatioTester）进行高速串行通信接口的测试和调试

晓晓暮雨潇潇·2023-08-12 11:59

FPGA芯片介绍

3）FPGA芯片介绍3.1XilinxFPGA芯片介绍其产品包括如下几

宁静致远future·2023-08-11 14:32

[FPGA开发]解决正点原子Xilinx下载器无法下载、灯不亮的问题

问题描述使用正点原子的Xilinx下载器下载时，电脑无法识别下载器，Vivado无法识别开发版。问题解决1.检查XIlinx下载器的灯是否亮起。

Archer-·2023-08-11 11:05

Zynq-7010/7020异构多核SoC工业核心板硬件说明书

测试板卡是一款基于XilinxZynq-7000系列XC7Z010/XC7Z020高性能低功耗处理器设计的异构多核SoC工业级核心板，处理器集成PS端双核ARMCortex-A9+PL端Artix-7架构

Tronlong创龙·2023-08-10 10:28

基于Xilinx Zynq-7010/7020的双核ARM通信开发实例

本文基于XilinxZynq-7010/7020平台进行案例测试。图2echo_test案例案例功能案例功能：C

Tronlong创龙·2023-08-10 10:27

基于Xilinx Zynq-7020/7010实现的双系统解决方案，低延时、低功耗，OpenAMP，ARM+FPGA

为了满足日益复杂的系统要求，基于XilinxZynq-7020/7010实现的双系统解决方案。XilinxZynq-7020/7010是一款集成双核ARMCortex-A9+Arti

Tronlong创龙·2023-08-10 10:27

创龙科技Zynq-7010/20工业开发板（双核ARM Cortex-A9+A7）-性能及参数资料

评估板简介创龙科技TLZ7x-EasyEVM-S是一款基于XilinxZynq-7000系列XC7Z010/XC7Z020高性能低功耗处理器设计的异构多核SoC评估板，处理器集成PS端双核ARMCortex-A9

Tronlong创龙·2023-08-10 10:57

创龙科技Zynq-7010/7020异构多核SoC工业级核心板-性能及参数资料

核心板简介创龙科技SOM-TLZ7x-S是一款基于XilinxZynq-7000系列XC7Z010/XC7Z020高性能低功耗处理器设计的异构多核SoC工业级核心板，处理器集成PS端双核ARMCortex-A9

Tronlong创龙·2023-08-10 10:56

嵌入式硬件开发学习教程——基于Zynq-7010/7020 Xilinx Vivado HLS案例（流程说明）

前言本文主要介绍HLS案例的使用说明，适用开发环境：Windows7/1064bit、XilinxVivado2017.4、XilinxVivadoHLS2017.4、XilinxSDK2017.4。

Tronlong创龙·2023-08-10 10:56

Xilinx Kintex-7视频案例开发｜SDI视频输入和SDI视频输出案例

XilinxKintex-7视频案例开发｜SDI视频输入/输出案例本文基于创龙科技TLK7-EVM评估板进行SDI视频输入/输出案例演示。

Tronlong创龙·2023-08-10 10:25

如何在IP Integrator中使用HLS IP

本文是一个复杂的FFT数据块的设计，介绍如何设计HLSIP，并且在IPIntegrator中使用它来作一个设计——这里生成两个HLSblocks的IP，并且在一个FFT（XilinxIP）的设计中使用他们

钱小波·2023-08-09 05:10

xilinx常用buf

xilinx常用bufIBUFDSIBUFDS_GTE2OBUFDSBUFGBUFG_GTIOBUFIBUFDS_GTE3/4IBUFDS差分输入buf，若DIFF_TERM设为TRUE，内部设置100

火眼金睛实现统一美·2023-08-08 16:19

FPGA纯verilog代码实现H264视频压缩提供工程源码和技术支持

视频压缩理论4、H264视频压缩-性能表现5、H264视频压缩-设计方案6、Vivado工程详解7、Vivado功能仿真8、福利：工程代码的获取1、前言H264视频压缩与解码在FPGA图传领域应用广泛，Xilinx

9527华安·2023-08-08 14:14

FPGA纯verilog代码实现H265视频压缩支持4K30帧分辨率提供工程源码和技术支持

视频压缩--设计方案6、H265--视频压缩--时序7、Vivado工程详解8、移植上板应用9、Vivado功能仿真10、福利：工程代码的获取1、前言H265视频压缩与解码在FPGA图传领域应用广泛，Xilinx

9527华安·2023-08-08 14:14

FPGA纯verilog实现视频拼接，纯逻辑资源搭建，提供4套工程源码和技术支持

路视频拼接输出8.上板调试验证9.福利：工程源码获取1.本方案的实用价值FPGA实现视频拼接是FPGA在图像处理领域的基本应用，如果你的视频是AXIS流，且你的开发板是K7或者zynq之类的高端处理器，可以使用Xilinx

9527华安·2023-08-08 14:43

FPGA优质开源项目 – PCIE通信

Xilinx提供了XDMA的开源驱动程序，可在Windows系统或者Linux系统下使用，因此采用XDMAIP进行PCIE通信是比较简单直接的。

cjx_csdn·2023-08-07 09:39

Xilinx FIFO IP核的例化和使用（含代码实例）

Xilinx为我们提供的FIFOIP核是一种先进先出（FIFO）内存队列，例化后，开发人员可自定义宽度、深度、状态标志、内存类型和写入/读取端口纵横比。

Doreen Zou·2023-08-06 22:20

【Xilinx IP调用】FIFO IP 核介绍及用 Verilog 进行读写实验

目录FIFO简介FIFO分类FIFO信号解释实验任务实验框图创建工程添加IP并配置设计文件写FIFO模块读FIFO模块顶层模块管脚时钟约束验证功能写FIFO部分读FIFO部分FIFO简介FIFO的英文全称是FirstInFirstOut，即先进先出。FPGA使用的FIFO一般指的是对数据的存储具有先进先出特性的一个缓存器，常被用于数据的缓存，或者高速异步数据的交互也即所谓的跨时钟域信号传递，比如D

Linest-5·2023-08-06 22:19

FPGA----ZCU106更换DDR4解决方案（全网唯一）

1、好久没写文章了，本次给大家带来的是Xilinx带有DDR开发板的更换DRR的方案。

发光的沙子·2023-08-06 13:44

Xilinx A7开发板LVDS IO无输出问题解决方法

使用A7-35TFGG484的FPGA开发板bank16上的IO作为差分LVDS的输入输出，搭建输入输出测试工程发现LVDS可以输入、无法输出。查阅UG471，找到如下信息：手册中已经针对A7的LVDS做了明确的应用说明：（1）HPbank上的lvdsio，使用LVDS电平标准，作为输出使用时，bank电压必须为1.8V；作为输入使用时，必须使用内部差分端接，可通过打开原语中的属性DIFF_TER

扣脑壳的FPGAer·2023-08-05 11:41

国产GOWIN实现低成本实现CSI MIPI转换DVP

对于FPGA操作，大部分都是用xilinx的方案，xilinx方案成本太高，IP复杂。而用国产GOWIN已经实现了直接mipicsi解码，而且支持非连续的clk时钟功能。

加班猫·2023-08-05 04:01

EGO1—实现8选1的数据选择器74HC151

（必须）使用软件：Vivado开发板：EGO1采用XilinxArtix-7系列XC7A35T-1CSG324CFPGA74HC151151及其功能真值表代码实现1.verilog代码`timescale1ns

unique_ZRF·2023-08-04 16:18

FPGA — Vivado下ILA(逻辑分析仪)详细使用方法

使用软件：Vivado开发板：EGO1采用XilinxArtix-7系列XC7A35T-1CSG324CFPGA使用程序：按键案例ILA详细使用方法一、ILA简介二、ILA的使用方法方法1—使用IP核创建

unique_ZRF·2023-08-04 16:32

【FPGA】Verilog：模块化组合逻辑电路设计 | 半加器 | 全加器 | 串行加法器 | 子模块 | 主模块

前言：本章内容主要是演示Vivado下利用Verilog语言进行电路设计、仿真、综合和下载示例：加法器功能特性：采用XilinxArtix-7XC7A35T芯片配置方式：USB-JTAG/SPIFlash

流继承·2023-08-04 16:01

Xilinx SecureIP使用

最近用到xilinx公司的iserdese2ip，在xilinx安装目录下的unisims文件夹下有该IP的功能模型文件，用ncverilog仿真的时候提示找不到B_ISERDESE2模块，经查B_ISERDESE2

fanjicong·2023-08-03 19:13

Vivado仿真闪退的解决方法

参考：https://support.xilinx.com/s/question/0D52E00006hppetSAA/vivado20202%E8%87%AA%E5%B8%A6

woshigaowei5146·2023-08-03 19:14

Xilinx IP之FIFO读写位宽不同

下面简要介绍XilinxFIFOIP对于读写两端位宽不一致时的行为。来自文档PG057,详细了解可以去下载文档。

燕飞西山·2023-08-03 07:28

【ZYNQ】从入门到秃头08 FPGA片内异步FIFO读写测试实验

本章主要介绍利用XILINX提供的FIFOIP进行读写测

“逛丢一只鞋”·2023-08-03 07:57

xilinix DDR3 IP 使用

快速上手XilinxDDR3IP核----汇总篇（MIG）_孤独的单刀的博客-CSDN博客_ddrxilinx大牛文章，写的很详细

朝阳群众&热心市民·2023-08-03 07:25

python通过pcie读数据_PCIE_DMA实例一：xapp1052详细使用说明

于是我们上网找资料，发现了一个xilinx

weixin_39553156·2023-08-03 06:38

这篇文章让你轻松掌握xilinx 7系列FPGA配置技巧

本文旨在通过讲解不同模式的原理图连接方式，进而配置用到引脚的含义(手册上相关引脚含义有四、五页，通过本文理解基本上能够记住所有引脚含义以及使用场景)，熟悉xilinx7系列配置流程，以及设计原理图时需要注意的一些事项

电路_fpga·2023-08-02 20:41

RAM的多种例化和初始化方法

目录RAM的例化RAM的初始化IPCatalog例化的RAM的初始化自定义数组和XPMRAM的初始化初始化数据的可读性本文所述的内容均以使用Xilinx器件为前提，不需要进行修改，或者做出少量修改就可以在

小苍蝇别闹·2023-08-02 20:01

FPGA的硬件注意点

FPGA不是一个单纯的梳子逻辑芯片，内部也有一些模拟组件，比如Xilinx的DCM数字时钟管理组件、高档点的还有告诉串并转换器serdes，温度监控器等模拟器件，这些模拟器件对电源噪声要求很高，所以需要一个单独的稳定电源进行供电

weixin_41925897·2023-08-02 14:05

Xilinx 7系列FPGA config设计文档

xilinxFPGA由于掉电擦除的特性，需要每次上电加载配置文件，具体的配置路径有三种，通过jtag来进行下载，通过FLASH来下载，以及通过外部的处理器来下载（suchasamicroprocessor

DAI_Pengfei·2023-08-02 14:34

Xilinx 7series XADC使用

在Xilinx系列的FPGA中，Artix-7，Kintex-7，Virtex-7，包括ZYNQ7000，都包含一个内置的XADC，我们可以通过这个内置的XADC，来进行一些精度不高的电压采集。

伯纳乌的至尊玉·2023-08-02 14:02

Xilinx FPGA时钟及I/O接口规划（一）

引言：从本文开始，我们介绍XilinxFPGA时钟及I/O接口规划设计。

FPGA技术实战·2023-08-02 14:01

FPGA Vivado XDC 约束文件编写方式语法笔记

参考手册:UG625：https://china.xilinx.com/support/documentation/sw_manuals/xilinx14_7/cgd.pdfUG903：https://

时空默契·2023-08-02 13:28

Xilinx FPGA电源设计与注意事项

1引言随着半导体和芯片技术的飞速发展，现在的FPGA集成了越来越多的可配置逻辑资源、各种各样的外部总线接口以及丰富的内部RAM资源，使其在国防、医疗、消费电子等领域得到了越来越广泛的应用。当采用FPGA进行设计电路时，大多数FPGA对上电的电源排序和上电时间是有要求的，所以电源排序是需要考虑的一个重要的方面。通常情况下，FPGA供应商都规定了电源排序、上电时间的要求。因为一个FPGA所需要的电源轨

MDYFPGA·2023-08-02 13:27

Zynq PS无法读取SD卡（TF卡）异常分析及如何读写SD卡

最近我正在进行一个Zynq项目，我使用了XilinxSDK自带的系统库函数来读取SD卡中的配置信息。然而，一直读取异常。

王小波门下走狗·2023-08-01 21:51

Xilinx UltraScale+ 应用板卡 XCVU13P 及VUP芯片渠道

XilinxUltraScale+XCVU13P原型验证平台转自:微信公众号FPGA渠道及方案一站式服务商我们是一家FPGA渠道商+方案商,致力于打造高互信度的FPGA交易链,为客户提供全面服务,在芯片供应上

逍遥生....·2023-08-01 02:48

ubuntu下vivado 2018.2安装及启动教程

安装之前查一下支持安装的操作系统环境）1、安装包下载链接：VivadoHLx2018.2:AllOSinstallerSingle-FileDownload下载完成后使用tar-zxvf命令解压文件，进入～/xilinx

codelxy·2023-07-30 19:45

搭建ZYNQ内核

姓名：刘保阔学号：19021210887【嵌牛导读】赛灵思公司（Xilinx）推出的行业第一个可扩展处理平台Zynq系列。

RossFreeman·2023-07-30 10:59

RAM-based Shift Register problem in Vivado 2014.4

SignInLanguageToggleShoppingCartAllAPPLICATIONSPRODUCTSDEVELOPERZONESUPPORTABOUTSystemLogicGoToCommunityCategoryBoardUsersRegister·SignIn·HelpCommunityForums:XilinxProducts

xuexiaokkk·2023-07-28 15:45

XILINX 7系列FPGA Dedicated Configuration Bank功能详解

《XilinxFPGA开发指南》目录1，概述2，功能详解2.1，DXP_0与DXN_02.2，VCCBATT_02.3，INIT_B_02.4，M0_0，M1_0，M2_02.5，TDI,TDO,TMS

月小妖·2023-07-28 05:22

Xilinx AXI VIP使用教程

AXI接口虽然经常使用，很多同学可能并不清楚Vivado里面也集成了AXI的VerificationIP，可以当做AXI的master、passthrough和slave，本次内容我们看下AXIVIP当作master时如何使用。新建Vivado工程，并新建blockdesign，命名为：axi_demo新建axivip，参数设置如下，第一个参数设置为Master，其他都保持默认，当然如果可

张海军2013·2023-07-27 14:44

深亚微米FPGA结构与CAD设计

布线结构XilinxFPGA——岛型结构（逻辑单元块周围环绕布线资源）。CAD工具解决综合，布局，布线问题。综合HDL->基本门级网表->逻辑优化->查找表网表->打包成逻辑单元块->逻辑单元

小天才dhsb·2023-07-27 14:43

信迈TI OMAP-L138（定点/浮点DSP C674x+ARM9） + Xilinx Spartan-6 FPGA开发板规格书

1评估板简介基于TIOMAP-L138（定点/浮点DSPC674x+ARM9）+XilinxSpartan-6FPGA处理器；OMAP-L138FPGA通过uPP、EMIFA、I2C总线连接，通信速度可高达

深圳信迈科技DSP+ARM+FPGA·2023-07-27 09:23

基于FPGA实现OSD功能

FPGA实现OSD功能需要7系列平台，以及VDMA、OSD等Xilinx公司的IP使用（本功能工程采用Vivado2017.4平台）。

Eidolon_li·2023-07-26 20:51

ZYNQ进阶之路1--PL流水灯设计

xilinxZYNQ-7000系列芯片将处理器的软件可编程能力与FPGA的硬件可编程能力实现了完美结合，有低功耗和低成本等系统优势，可以实现无与伦比的系统性能、灵活性和可扩

鹏哥DIY·2023-07-26 18:14

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