Xilinx文档翻译

Xilinx FPGA下载mcs文件时的下载配置

XilinxFPGA下载mcs文件时的下载配置现象分析写了一个LED点灯程序，在线下载到FPGA时，程序能正常运行，但是，下载mcs文件到Flash时，显示下载成功，但是关机再开机后，程序却不运行。
lyl455133·2023-09-07 07:09

Xilinx FPGA 超温关机保护

在UG480文档，有关于FPGA芯片热管理的介绍。首先需要理解XADC中的OverTemperature（OT）和UserTemperature的关系。片上温度测量用于关键温度警告，也支持自动关机，以防止设备被永久损坏。片上温度测量在预配置和自动关机期间连续记录结温。OverTemperature是用于执行自动关机时所用设置。UserTemperature是用于执行用户自定义的热管理程序，例如控制
怪都督·2023-09-07 07:36

Kubernetes 必备工具：2021

文档翻译自KubernetesEssentialTools:2021[1]，篇幅较长，做了部分增删。
架构师小秘圈·2023-09-07 01:52

Verilog——Chipscope简单实用的使用方法（基于ISE14.7 ）

Verilog——Chipscope简单实用的使用方法（基于ISE14.7）FPGA程序设计也避免不了需要进行在线调试工作，XILINX的ISE提供了Chipscope工具进行在线调试。
Footprints明轩·2023-09-07 00:20

【Linux】常用内核函数

文章目录1、poll_wait函数2、atomic_long_read函数3、dma_async_issue_pending函数4、wake_up_interruptible函数5、memset函数6、xilinx_vdma_channel_set_config
菜虚鲲001·2023-09-05 15:55

Xilinx ZYNQ 7000学习笔记二（FSBL代码分析）

上一节讲了FSBL主要功能负责对PS端进行初始化、调用bitstream文件对PL端进行配置，加载应用或二级引导程序置DDR中并启动DDR，本节通过对FSBL代码进行分析深入理解代码。参考资料SDK版本：ReleaseVersion:2018.3一、FSBL代码过程1.打开FSBL工程fsbl_bsp->ps7_cortexa9_0->libsrc->standalone_v6_8->asm_ve
烂白菜的自述·2023-09-05 11:41

Pulsar官方文档翻译-入门和实战-搭建本地单机集群环境

官网原文标题《Settingupalocalstandalonecluster》翻译时间：2018-09-28官网原文地址：http://pulsar.apache.org/docs/en/standalone/译者：本文介绍了如何在本地搭建单机集群。准备环境，是学习Pulsar的第一步。下一步阅读《消息核心概念（MessagingConcepts）》--------------------分割线
爱码叔·2023-09-05 10:57

FPGA输出lvds信号点亮液晶屏

XilinxLVDSOutput——原语调用_vivado原语_ShareWow丶的博客http://t.csdn.cn/Zy37p2功能描述MMCM模块为时钟模块，负责将系统时钟变频与输出，产生各模块所需要的时钟
nazonomaster·2023-09-05 06:39

7 Series FPGAs GTX/GTH Transceivers

.BlockDiagram3.Transmitter4.Receiver5.PhysicalCodingSublayer（PCS）6.PhysicalMediumAttachment（PMA）本博客为Xilinx7
Starry丶·2023-09-05 06:39

国产之路：复旦微zynq调试笔记2--PL网口

引言  PL侧的网口需求相较于PS部分还是有一定区别的，主要需要添加axiethernet的移植PL的PCS/PMAIP使用说明  关于xilinx的XilinxPCS/PMAPHY的IP，这个是SGMII
快跑bug来啦·2023-09-04 06:45

Xilinx-7系列之可配置逻辑块CLB

目录一、概览二、CLB结构三、Slice内部结构3.1SliceM结构3.2SliceL结构3.3查找表LUT3.4多路复用器3.5存储单元3.6进位逻辑四、应用4.1分布式RAM4.2ROM(只读存储器)4.3ShiftRegisters（移位寄存器）4.4存储资源容量估算五、参考资料一、概览二、CLB结构可配置逻辑块CLB(ConfigureLogicBlock)是实现组合逻辑和时序逻辑的主要
知识充实人生·2023-09-04 04:32

CSAPP的Lab学习——AttackLab

代码下载官方网站：CSAPP官方网站以下是官方文档翻译：此任务涉及到对两个具有不同安全漏洞的程序生成总共5次攻击。您将从这个实验室获得的结果包括：您将了解到，当程序不能很好地保护自己以防止缓冲
有名企梦的小菜鸡·2023-09-03 17:30

MIPI D-PHY的初始化（MIPI Alliance & Xilinx）

MIPI系列之D-PHY_爱洋葱的博客-CSDN博客2初始化问题2.1XilinxDPHY使用在Vi
leixj025·2023-09-03 13:52

Xilinx UltraScale架构之可配置逻辑块CLB

目录一、概览二、UltraScale架构2.1UltraScale/UltraScale+特点2.2与7系列CLB差异三、CLB结构3.1LUT3.2FF3.3多路选择器Multiplexers3.4进位链CarryChain四、应用4.1分布式RAM4.2移位寄存器4.3进位链CarryChain五、参考资料一、概览二、UltraScale架构2.1UltraScale/UltraScale+特
知识充实人生·2023-09-03 06:25

纸上谈兵_JESD204B

文章目录基本概念优点子类协议结构链路参数传输层映射方式测试模式数据链路层对齐字符替换与还原数据链路建立与维护物理层时钟器件时钟帧时钟/多帧时钟调整时钟各时钟关系图各协议层时钟使用情况XilinxIPPortsBasicGenericClockingSchemesSubclass1OperationRxexample
山音水月·2023-09-02 03:43

【Vivado使用误区与进阶】XDC约束技巧之时钟篇

【Vivado使用误区与进阶】XDC约束技巧之时钟篇Xilinx的新一代设计套件Vivado中引入了全新的约束文件XDC，在很多规则和技巧上都跟上一代产品ISE中支持的UCF大不相同，给使用者带来许多额外挑战
jh你好·2023-09-01 18:43

fastboot usb 驱动相关

*xilinxzy
nwpu053883·2023-09-01 11:16

FPGA可重配置原理及实现（2）——要求与标准

一、前言在之前的文章中着重介绍了FPGA的可重构技术，可重配置技术是Xilinx提供的用来高效利用FPGA设计资源实现FPGA资源可重复利用的最新的FPGA设计技术，这种技术的发展为FPGA应用提供了更加广阔的前景
apple_ttt·2023-08-31 23:54

FPGA可重配置原理及实现（1）——导论

一、概述可重配置技术是Xilinx提供的用来高效利用FPGA设计资源实现FPGA资源可重复利用的最新的FPGA设计技术，这种技术的发展为FPGA应用提供了更加广阔的前景。
apple_ttt·2023-08-31 23:23

14012.petalinux小知识点

1.3petalinux使用本地内核源码编译1.4petalinux使用本地uboot源码编译1.5清除ubuntu缓存增加硬盘容量1.6petalinux使用本地高速缓存sstate，避免在线下载.1.6.1首先从xilinx
xhome516·2023-08-31 22:06

写用例写的焦头烂额？看看摸鱼5年的老点工是怎么写的...

直接把需求文档翻译一下就完事了。老点工拿到需求后的标准操作：第一步：解析需求先解析需求-找出所有需求中的动词，再列出所有测试点。测试点过程不断发散，对于模糊不清的标准，要及时跟产品经理交流确定。
程序员雷叔·2023-08-31 20:39

FPGA优质开源项目 – UDP万兆光纤以太网通信

Vivado工程代码结构和之前开源的《UDPRGMII千兆以太网》类似，只不过万兆以太网是调用了Xilinx的10GEthernetSubsystemIP核实现。
cjx_csdn·2023-08-31 10:31

FPGA原理与结构——时钟IP核原理学习

spm=1001.2014.3001.5502在本文中我们将学习xilinx系列的FPGA所提供的时钟IP核，来帮助我们进一步理解时钟的原理，从而快速实现我们的设计需求。二、时钟IP核1、简介
apple_ttt·2023-08-31 00:55

OpenLayers7官方文档翻译，OpenLayers7中文文档，OpenLayers快速入门

快速入门这个入门文档向您展示如何放一张地图在web网页上。开发设置使用NodeJS（至少需要Nodejs14或更高版本），并要求安装git。设置新项目开始使用OpenLayers构建项目的最简单方法是运行：npmcreateol-appnpmcreateol-appmy-appcdmy-appnpmstart第一个命令将创建一个名为my-app的目录（如果您愿意，可以使用不同的名称），安装Open
汤姆猫不是猫·2023-08-30 14:44

＜AMBA总线篇＞ AXI总线协议介绍

对于学习XilinxFPGA(ZYNQ)而言，官方提供的很多IP核都有使用AXI总线，用于AR
杰克拉力船长·2023-08-30 10:25

android14预览版介绍及解读

本文主要介绍以下内容：1.谷歌官方英文文档翻译。2.挑重点讲解android14的变化对开发者的影响。一.android14开发者预览介绍以下介绍主要来源于谷歌对英文文
失落夏天·2023-08-29 11:10

基于Xilinx artix 7的FPGA高级应用（二）：千兆以太网通信（原理篇）

本项目是基于XilinxArtix7XC7A35T芯片以太网芯片选用的是RTL8211EGPHY芯片MAC和PHY接口标准是GMII开发工具是vivado2018.3FPGA高级应用（二）千兆以太网通信
电磁场与无线技术·2023-08-29 05:41

TEMAC多网口逻辑设计

1，整体的设计逻辑（tri-modeethIP）+硬件88E111（PHY），两者之间的配置通过MDC、MDIO进行交互；逻辑使用XilinxIP，用户逻辑和IP之间交互涉及到AXI标准接口，包括：AXI-Stream
江海154·2023-08-29 05:09

ibverbs文档翻译

百度云下载产品简介官方驱动及文档地址：http://www.mellanox.com/page/products_dyn?product_family=26&mtag=linux_sw_drivers文档列表ProductBriefRDMAAwareNetworksProgrammingUserManualPerformanceTuningGuideforMellanoxNetworkAdapte
QiangLi_strong·2023-08-28 23:41

Bleve 文档翻译计划（5）——字符过滤器

CharacterFilters（字符过滤器）RegularExpression（正则表达式）正则表达式字符过滤器配置有正则表达式和替换字节数组。匹配正则表达式的所有字符序列都被替换字节替换。Theregularexpressioncharacterfilterisconfiguredwitharegularexpressionandareplacementarrayofbytes.Allsequ
烈日星辰·2023-08-28 22:20

HLS 后端示例

|ApacheTVM中文站TVM支持带有SDAccel的XilinxFPGA板，接下来介绍如何将TVM部署到AWSF1FPGA实例。
HyperAI超神经·2023-08-28 20:20

HLS 后端示例

|ApacheTVM中文站TVM支持带有SDAccel的XilinxFPGA板，接下来介绍如何将TVM部署到AWSF1FPGA实例。
·2023-08-28 18:50

Sloare flare网卡信息

详细的安装信息https://github.com/Xilinx-CNS/onload/tree/master/scripts进行下载Solarflare网卡开发：openonload安装与调试_openonload
frank0060071·2023-08-28 02:16

2-ZCU104-vitis_analyzer使用

参考链接：https://github.com/Xilinx/Vitis-AI/blob/474fb54c19ba7a4d5de6036d0e6d28f53d24a58c/tools/Vitis-AI-Profiler
会点灯的大力水手·2023-08-27 09:13

深入浅出AXI4协议（1）——概述

写在前面从这篇文章开始，我们将正式进入AXI4协议的学习，在xilinx系列的FPGA中，AXI4协议的使用是非常广泛的，很多的IP核都会支持AXI接口，而如果使用的是zynq系列，那AXI协议的学习更是重中之重
apple_ttt·2023-08-26 13:31

FPGA纯verilog手写HDMI发送IP 提供源码和技术支持

目录1、前言2、设计思路和框架TMDS编码算法OSERDESE串并转换3、顶层源码和IP封装4、源码和IP获取1、前言本设计使用Xilinx原语和自己手写的代码实现了HDMI发送功能，纯verilog手写
9527华安·2023-08-26 08:29

【接口时序】QSPI Flash的原理与QSPI时序的Verilog实现

操作系统：Windows-8.12、开发套件：ISE14.73、仿真工具：ModelSim-10.4-SE4、Matlab版本：Matlab2014b/Matlab2016a硬件平台：1、FPGA型号：Xilinx
うちは止水·2023-08-26 05:18

platform相关资料

Step1:HardwareSettingsforVitisPlatform—Vitis™Tutorials2021.2documentationhttps://xilinx.github.io/Vitis-Tutorials
liushuiwu_001·2023-08-25 21:23

Xilinx ZYNQ Ultrascale+ 性能测试之 PL/PS PCIe Root Port NVMe

XilinxZYNQUltrascale+PL/PSPCIeRootPortNVMe性能测试XilinxMPSOCNVMeM.2盘PL8GPCIex4PS5GPCIex2PL8GPCIex1PL2.5GPCIex1PS2.5GPCIex1PS5GPCIex1
justdemo·2023-08-25 03:29

Xilinx FPGA RAM存储资源verilog可综合描述方法

对于XilinxFPGA器件，片内存储资源分为块存储BlockRAM和分布式存储DistributedRAM。BlockRAM为硬核，不会占用触发器FF和查找表LUT这类逻辑资源。
MmikerR·2023-08-24 19:27

PL端案例开发手册

工程编译、程序加载方法1.1工程编译1.2程序加载2led-flash2.1案例说明2.2操作说明2.3关键代码更多帮助前言本文主要介绍PL端案例的使用说明，适用开发环境：Windows7/1064bit、XilinxUnified2022.2
Tronlong创龙·2023-08-24 19:57

基于 Visual Studio 在 C++ 环境中使用 SQLite3

参考资料C++使用SQLite步骤及示例C++操作SQLITE获得查询结果集的几种方法总结Sqlite3C++使用方法W3CSchool文档菜鸟学院-SQLite安装菜鸟学院文档官网文档翻译：SQLiteC
雪轩辕·2023-08-24 11:21

XC7Z030-1FBG484I介绍

产品：XC7Z030-1FBG484I品牌:XILINX型号:XC2VP7-6FG456I电源电压:原厂标准电压频率:原厂标准频率用途:军工功率:原厂标准功率特色服务:XILINX，ALTERA优质供应商了解更多请点击
QUEQUE123·2023-08-23 02:47

加速计算卡学习资料第412篇：基于单XCVU9P+双DSP C6678的双FMC接口 100G光纤传输加速计算卡

基于单XCVU9P+双DSPC6678的双FMC接口100G光纤传输加速计算卡一、板卡概述板卡包括一片XilinxFPGAXCVU9P,两片TI多核DSPTMS320C6678及其控制管理芯片CFPGA
hexiaoyan827·2023-08-22 14:21

基于VU9P+C6678 的 4 路 FMC 接口基带信号处理板（支持 8 路 1G 瞬时带宽 AD+DA）

TES642是一款基于VirtexUltraScale+系列FPGA+C6678DSP的基带信号处理平台，该平台采用1片TI的KeyStone系列多核DSPTMS320C6678作为浮点算法处理单元，采用2片Xilinx
F_white·2023-08-22 14:18

Window10安装ISE14.7闪退

简介相信对于做FPGA的同行来说，逃不过Xilinx公司的芯片，而Xilinx公司的芯片又逃不过Spartan6系列，无论Xilinx怎么去强推7系列产品，Spartan6还是有大把的人在用（成本问题）
Eidolon_li·2023-08-21 21:35

log4j2配置文件的加载顺序

-test.xml，而不是log4j2.xml官方文档介绍：https://logging.apache.org/log4j/2.x/manual/configuration.html以下内容来自官方文档翻译
水岸齐天·2023-08-21 19:28

FPGA设计进阶1--XilineFPGA结构(UltraScale)

Reference:xilinxFPGA权威设计指南1.UltraScale结构特点UltraScale结构能从20nm平面的FET结构扩展到16nm鳍式的FET晶体管，甚至更高的技术，同时还能够从单芯片扩展到
被选召的孩子·2023-08-21 12:16

官方文档翻译 Solidity

Solidity示例程序投票以下合约非常复杂，但展示了很多Solidity的功能。它执行投票合约。当然，电子投票的主要问题是如何为正确的人员分配投票权，以及如何防止操纵。我们不会在这里解决所有问题，但至少我们会展示如何进行委派投票，以便计票自动且完全透明。这个想法是为每个选票创建一个合约，为每个选项提供一个简称。然后，担任主席的合同创建者将分别给予每个地址的投票权。然后，地址背后的人可以选择自己投
陈友辉·2023-08-21 10:50

FPGA原理与结构——可配置逻辑块CLB（Configurable Logic Block）

一、什么是CLB1、CLB简介可配置逻辑块CLB（ConfigurableLogicBlock）是xilinx系类FPGA的基本逻辑单元（在各系列中CLB可能有所不同，以下我们主要讨论Xilinx7系类
apple_ttt·2023-08-21 07:41
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