XilinxFPGA

【vivado】fpga时钟信号引入

FPGA的时钟信号一般由板上晶振经由时钟引脚引入，有时由于工程需要也会从pin脚引入其他外部时钟，这时为了该时钟能够正常工作，满足xilinxfpga的外部时钟引入规则。

刘小适·2024-03-16 12:18

xilinx FPGA 除法器IP核（divider）的使用 vivado 2019.1

参考：xilinxFPGA除法器ip核（divider）的使用（VHDL&Vivado）_vivado除法器_坚持每天写程序的博客-CSDN博客一、创建除法IPvivado的除法器ip核有三种类型，跟ISE

小阿飞·2024-02-20 21:31

除法器 c语言模拟,用Vivado-HLS实现低latency除法器

GeorgeWang–XilinxDSPSpecialist1VivadoHLS简介XilinxVivadoHigh-LevelSynthesis(HLS)工具将C,C++,或者SystemC设计规范，算法转成RegisterTransferLevel(RTL)实现，可综合到XilinxFPGA

小小羊羊羊·2024-02-20 21:00

Vitis AI 集成

在设计时兼顾高效率和易用性，充分发挥了XilinxFPGA和ACAP上AI加速的潜力。TVM中当

·2024-02-12 12:42

Vitis AI 集成

在设计时兼顾高效率和易用性，充分发挥了XilinxFPGA和ACAP上AI加速的潜力。T

HyperAI超神经·2024-02-10 08:33

xilinx FPGA在线调试方法总结（vivado+ila+vio）

本文主要介绍xilinxFPGA开发过程中常用的调试方法，包括ILA、VIO和TCL命令等等，详细介绍了如何使用。

jk_101·2024-02-06 08:13

FPGA硬件架构

1.XilinxFPGA是异构计算平台（所谓异构，就是有很多不同的部分组成）：CLB,BRAM,DSP

燎原星火*·2024-01-25 07:22

Xilinx FPGA 权威书籍指南基于Vivado 2018 集成开发环境

数字系统设计教程_夏宇闻深入浅出玩转FPGA_吴厚航《深入浅出玩转FPGA》视频教程：35课时FPGA项目实例资料合集FPGA从入门到精通.实战篇数字逻辑基础与Verilog设计原书第3版,斯蒂芬·布朗XilinxFPGA

light6776·2024-01-23 13:41

【Xilinx FPGA】异步 FIFO 的复位

本文主要介绍XilinxFPGA对异步FIFO复位的时序要求，并参考IP核示例工程设计异步FIFO的复位逻辑。目录1复位类型2异步FIFO的复位1复位类型XilinxF

洋洋Young·2024-01-07 13:46

【ZYNQ】教你用 Vivado HLS 快速设计一个 IP

VivadoHLS的功能简单地来说就是把C、C++或SystemC的设计转换成RTL实现，这样就可以在XilinxFPGA或Zynq芯片的可编程逻辑中综合并实现，我们仍然是在进行硬件设计，只不过使用的不再是

Hello阿尔法·2024-01-04 23:21

4 路 SFP+光纤接口 FMC 子板

该FMC子卡与基于XilinxFPGA载卡配合，可快速搭建起高速光纤通信的验证平台，可广泛适用于交换机、路由器、企业存储、多通道互联等应用场景。

潘通·2024-01-03 13:35

两通道SFP+和单通道QSFP+万兆光纤子卡

该FMC子卡与基于XilinxFPGA载卡配合，可快速搭建起高速光纤通信的验证平台，可广泛适用于交换机、路由器、企业存储、多通道互联等应用场景。同时，该子卡可与坤驰QT701x、QT702x、QT

潘通·2024-01-03 13:35

2路 QSFP+ 万兆光纤FMC子卡

该FMC子卡与基于XilinxFPGA载卡配合，可快速搭建起高速光纤通信的验证平台，可广泛适

潘通·2024-01-03 13:05

FPGA 底层资源介绍

XilinxFPGA底层资源介绍本文转载自：瓜大三哥微信公众号XILINXFPGA芯片整体架构如下所示，整个芯片是以BANK进行划分的，不同的工艺、器件速度和对应的时钟具有不同的BANK数量（下面截图是以

疯狂的泰码君·2024-01-03 07:09

Tri Mode Ethernet MAC的配置及使用

以太网技术是当今被广泛应用的网络技术之一，XilinxFPGA提供了可参数化、灵活配置的千兆以太网IPCore解决方案，可以实现以太网链路层和物理层的快速接入。

卖红薯的小孩·2024-01-01 02:47

【BUG】ERROR Place 1115 Unroutable Placement

项目场景：使用XilinxFPGA时遇到下面的这个问题ERROR:Place:1115-UnroutablePlacement!

神仙约架·2023-12-04 06:48

NEXYS A7开发板（Xilinx Aritx-7）使用Microblaze操作读写FLASH

简介本文总结本人最近的一项工作：NEXYSA7开发板通过XilinxFPGA自带的MicroblazeCPU核来完成读写FLASH操作。

lyfwill·2023-11-26 13:54

Xilinx 差分信号 LVDS传输实战

目录1.LVDS的概念2.XILINXFPGA差分信号解决方案（1）IBUFDS（2）OBUFDS（3）IOBUFDS（三态差分输入输出）3.LVDS中的终端电阻4.LVDS电气特性（1）LVDS25（

一个早起的程序员·2023-11-14 15:12

浅谈AXI总线

1：协议简介Xilinxfpga从Virtex-6系列开始，内部IP都支持AXI4总线协议，AXI高级可扩展接口（AdvancedeXtensibleInterface,AXI）是一种总线协议，该协议是

bendandawugui·2023-10-27 21:42

FPGA图像处理项目(一)--FIFO与FFT

最近这个项目是要通过SRIO将图像解析数据送到XILINXFPGA通过FFT处理再用SRIO传回主控，我准备用FIFO来做一个数据的缓冲池，然后按行做FFT运算，中间结果按行存入RAM中，之后按列进行FFT

兔美酱xz·2023-10-25 11:07

整理——xilinx FPGA 在线升级

一：xilinxFPGA在线升级方案：（系统搭建：MicroBlaze软核处理器，uart控制器，Axi-lite-user用户通信接口，MIGDDR3控制器，中断控制器等，以太网控制器）1.跑一个microblaze

燎原星火*·2023-10-24 04:24

紫光同创FPGA纯verilog代码实现图像缩放，两种插值算法任意尺寸缩放，提供3套PDS工程源码

9527华安·2023-10-10 11:28

Xilinx FPGA 7系列 GTX/GTH Transceivers (5）-- Aurora 8b10b 信号传输实战--小试牛刀

第一节：XilinxFPGA7系列GTX/GTHTransceivers(1)–了解了GTX硬件的基础知识第二节：IBERTGTX--通过IbertIP测试链路通信第三节：aurora8b10bsinglelane4byte

LEEE@FPGA·2023-09-26 19:51

Xilinx FPGA 7系列 GTX/GTH Transceivers (3） Aurora 8b10b

第一节：XilinxFPGA7系列GTX/GTHTransceivers(1)–了解了GTX硬件的基础知识第二节：IBERTGTX--通过IbertIP测试链路通信学习官方历程aurora8b10bsinglelane4byte1

LEEE@FPGA·2023-09-26 03:25

Xilinx FPGA 7系列 GTX/GTH Transceivers (4） Aurora 8b10b 递增数收发验证

第一节：XilinxFPGA7系列GTX/GTHTransceivers(1)–了解了GTX硬件的基础知识第二节：IBERTGTX--通过IbertIP测试链路通信第三节：aurora8b10bsinglelane4byte

LEEE@FPGA·2023-09-26 03:55

硬件设计之JTAG转USB转换芯片

前言实验室XILINX下载器常常存在不够用的情况，将下载器集成到PCB上这样调试时只需要一条USB线缆就行啦，再也不用到处找下载器了呜呜，XILINXFPGA支持JTAG最高优先级调试，因此只需要将JTAG

青豆哒哒·2023-09-13 03:52

BRAM/URAM资源介绍

Bram是BlockRAM的缩写，是XilinxFPGA中常见的RAM资源之一，也是最常用的资源之一。它是一种单独的RAM模块，通常用于存储大量的数据（例如图像、视频等）。

Lightning-py·2023-09-11 04:31

Vivado 2017.04版本安装教程

一、vivado简介Vivado是Xilinx公司于2012推出的新一代集成设计环境，虽然目前其流行度并不高，但可以说Vivado代表了未来XilinxFPGA开发环境的变化趋势。

岁月指尖流·2023-09-10 21:24

强大的JTAG边界扫描（5）：FPGA边界扫描应用

本文介绍基于XilinxFPGA的边界扫描应用，两者几乎是一样。1.获取芯片的BSDL文件FPGA的BSDL文件获取方式，可以参考之前的文章：BSDL文件获取。以XilinxKintex-7系列FPG

whik1194·2023-09-10 07:41

XILINX FPGA 7K325T 烧录MCS文件后无法自启动的问题

XILINXFPGA7K325T烧录MCS文件后无法自启动的问题现象描述：使用IMPACT烧写FPGA外挂的BPI的flash后，发现烧完之后DONE信号一直没有拉高，烧写失败，重新上电之后，电流会冲上加载比特流是的电流

weixin_38991946·2023-09-07 07:41

xilinx FPGA IOB约束使用以及注意事项

文章目录一、什么是IOB约束二、为什么要使用IOB约束1、在约束文件中加入下面约束：2、直接在代码中加约束，三、IOB约束使用注意事项一、什么是IOB约束在xilinxFPGA中，IOB是位于IO附近的寄存器

C.V-Pupil·2023-09-07 07:41

Xilinx FPGA下载mcs文件时的下载配置

XilinxFPGA下载mcs文件时的下载配置现象分析写了一个LED点灯程序，在线下载到FPGA时，程序能正常运行，但是，下载mcs文件到Flash时，显示下载成功，但是关机再开机后，程序却不运行。

lyl455133·2023-09-07 07:09

＜AMBA总线篇＞ AXI总线协议介绍

对于学习XilinxFPGA(ZYNQ)而言，官方提供的很多IP核都有使用AXI总线，用于AR

杰克拉力船长·2023-08-30 10:25

HLS 后端示例

|ApacheTVM中文站TVM支持带有SDAccel的XilinxFPGA板，接下来介绍如何将TVM部署到AWSF1FPGA实例。

HyperAI超神经·2023-08-28 20:20

HLS 后端示例

|ApacheTVM中文站TVM支持带有SDAccel的XilinxFPGA板，接下来介绍如何将TVM部署到AWSF1FPGA实例。

·2023-08-28 18:50

Xilinx FPGA RAM存储资源verilog可综合描述方法

对于XilinxFPGA器件，片内存储资源分为块存储BlockRAM和分布式存储DistributedRAM。BlockRAM为硬核，不会占用触发器FF和查找表LUT这类逻辑资源。

MmikerR·2023-08-24 19:27

FPGA设计进阶1--XilineFPGA结构(UltraScale)

Reference:xilinxFPGA权威设计指南1.UltraScale结构特点UltraScale结构能从20nm平面的FET结构扩展到16nm鳍式的FET晶体管，甚至更高的技术，同时还能够从单芯片扩展到

被选召的孩子·2023-08-21 12:16

[转载] Xilinx FPGA上电初始化，复位及寄存器初始值

XilinxFPGA上电初始化，复位及寄存器初始值FPGA内部寄存器的上电初值是什么?

ShareWow丶·2023-08-16 18:46

FPGA芯片介绍

3）FPGA芯片介绍3.1XilinxFPGA芯片介绍其产品包括如下几

宁静致远future·2023-08-11 14:32

Xilinx 7系列FPGA config设计文档

xilinxFPGA由于掉电擦除的特性，需要每次上电加载配置文件，具体的配置路径有三种，通过jtag来进行下载，通过FLASH来下载，以及通过外部的处理器来下载（suchasamicroprocessor

DAI_Pengfei·2023-08-02 14:34

Xilinx FPGA时钟及I/O接口规划（一）

引言：从本文开始，我们介绍XilinxFPGA时钟及I/O接口规划设计。

FPGA技术实战·2023-08-02 14:01

XILINX 7系列FPGA Dedicated Configuration Bank功能详解

《XilinxFPGA开发指南》目录1，概述2，功能详解2.1，DXP_0与DXN_02.2，VCCBATT_02.3，INIT_B_02.4，M0_0，M1_0，M2_02.5，TDI,TDO,TMS

月小妖·2023-07-28 05:22

深亚微米FPGA结构与CAD设计

布线结构XilinxFPGA——岛型结构（逻辑单元块周围环绕布线资源）。CAD工具解决综合，布局，布线问题。综合HDL->基本门级网表->逻辑优化->查找表网表->打包成逻辑单元块->逻辑单元

小天才dhsb·2023-07-27 14:43

Versal ACAP在线升级之Boot Image格式

1、简介XilinxFPGA、SOC器件和自适应计算加速平台（ACAPs）通常由多个硬件和软件二进制文件组成，用于启动这些设备后按照预期设计进行工作。

扣脑壳的FPGAer·2023-07-18 16:18

使用Quartus将用户模块封装成网表文件：Quartus17.0及之前版本.qxp文件、Quartus17.1及之后版本.qdb文件（上）

前面一篇文章介绍了XilinxFPGA平台下如何封装用户的源代码，形成网表文件的操作教程，具体见：使用Vivado将包含XilinxIP的用户模块封装成网表文件（也适用不包含XilinxIP的用户模块）

AI浪潮下FPGA从业者·2023-07-16 09:51

获取Xilinx FPGA芯片IDCODE的4种方法（支持任何FPGA型号）

文章目录方式1：官方文档方式2：一个头文件方式3：BSDL文件方法4：芯片IDCODE在线搜索网站XilinxFPGA部分型号IDCODE汇总方式1：官方文档对于常用的Spartan-6系列可以在UG380

whik1194·2023-07-14 05:16

XILINX 7系列FPGA普通IO与差分IO

《XilinxFPGA开发宝典》目录1，概述2，IO说明3，总结1，概述本文介绍XILINX7系列FPGA普通IO和差分IO的识别方法与注意事项。

月小妖·2023-06-22 03:34

XILINX 4种7系列FPGA的特点与应用场景详解

《XilinxFPGA开发宝典》目录1，概述2，性能成本分析3，性能提升方法4，总结1，概述 7系列FPGA包括Spartan-7，Artix-7，Kintex-7和Virtex-73类，分别简称为

月小妖·2023-06-22 03:34

XILINX 7系列FPGA封装之芯片常见封装技术详解

《XilinxFPGA开发指南》目录1，概述2，常用封装技术2.1，Wire-bondchip-scale2.2，Wire-bondfine-pitch2.3，Flip-chiplidless2.4

月小妖·2023-06-22 03:33

Vivado时序约束基础

今天这篇博客，笔者向大家简单介绍XilinxFPGA中的Vivado时序约束基础知识，也为后续的学习打好铺垫。

青青豌豆·2023-06-17 18:25

推荐频道

XilinxFPGA

【vivado】fpga时钟信号引入

xilinx FPGA 除法器IP核（divider）的使用 vivado 2019.1

除法器 c语言 模拟,用Vivado-HLS实现低latency除法器

Vitis AI 集成

Vitis AI 集成

xilinx FPGA在线调试方法总结（vivado+ila+vio）

FPGA硬件架构

Xilinx FPGA 权威书籍指南 基于Vivado 2018 集成开发环境

【Xilinx FPGA】异步 FIFO 的复位

【ZYNQ】教你用 Vivado HLS 快速设计一个 IP

4 路 SFP+光纤接口 FMC 子板

两通道SFP+和单通道QSFP+万兆光纤子卡

2路 QSFP+ 万兆光纤FMC子卡

FPGA 底层资源介绍

Tri Mode Ethernet MAC的配置及使用

【BUG】ERROR Place 1115 Unroutable Placement

NEXYS A7开发板（Xilinx Aritx-7）使用Microblaze操作读写FLASH

Xilinx 差分信号 LVDS传输实战

浅谈AXI总线

FPGA图像处理项目(一)--FIFO与FFT

整理——xilinx FPGA 在线升级

紫光同创FPGA纯verilog代码实现图像缩放，两种插值算法任意尺寸缩放，提供3套PDS工程源码

Xilinx FPGA 7系列 GTX/GTH Transceivers (5）-- Aurora 8b10b 信号传输实战--小试牛刀

Xilinx FPGA 7系列 GTX/GTH Transceivers (3） Aurora 8b10b

Xilinx FPGA 7系列 GTX/GTH Transceivers (4） Aurora 8b10b 递增数收发验证

硬件设计之JTAG转USB转换芯片

BRAM/URAM资源介绍

Vivado 2017.04版本安装教程

强大的JTAG边界扫描（5）：FPGA边界扫描应用

XILINX FPGA 7K325T 烧录MCS文件后无法自启动的问题

xilinx FPGA IOB约束使用以及注意事项

Xilinx FPGA下载mcs文件时的下载配置

＜AMBA总线篇＞ AXI总线协议介绍

HLS 后端示例

HLS 后端示例

Xilinx FPGA RAM存储资源verilog可综合描述方法

FPGA设计进阶1--XilineFPGA结构(UltraScale)

[转载] Xilinx FPGA上电初始化，复位及寄存器初始值

FPGA芯片介绍

Xilinx 7系列FPGA config设计文档

Xilinx FPGA时钟及I/O接口规划（一）

XILINX 7系列FPGA Dedicated Configuration Bank功能详解

深亚微米FPGA结构与CAD设计

Versal ACAP在线升级之Boot Image格式

使用Quartus将用户模块封装成网表文件：Quartus17.0及之前版本.qxp文件、Quartus17.1及之后版本.qdb文件（上）

获取Xilinx FPGA芯片IDCODE的4种方法（支持任何FPGA型号）

XILINX 7系列FPGA普通IO与差分IO

XILINX 4种7系列FPGA的特点与应用场景详解

XILINX 7系列FPGA封装之芯片常见封装技术详解

Vivado时序约束基础

除法器 c语言模拟,用Vivado-HLS实现低latency除法器

Xilinx FPGA 权威书籍指南基于Vivado 2018 集成开发环境