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Linux
ZYNQ
编译 arm 版本 protobuf
文章目录准备下载编译参考本文翻译自https://assil.me/2017/10/21/cross-compile-protobuf-arm-
zynq
.html,略有修改。
疯疯癫癫
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2019-03-19 21:34
C++
Xilinx-
Zynq
Linux内核源码编译过程
本文内容依据http://www.wiki.xilinx.com网址编写,编译所用操作系统为ubuntu141.交叉编译环境的安装配置1)http://www.wiki.xilinx.com/Install+Xilinx+Tools2.uboot的编译1)下载uboot源代码下载uboot源代码,务必要下载tar.gz格式的文件,地址:https://github.com/Xilinx/u-boo
白马青衫等风来
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2019-03-18 17:37
嵌入ARM硬核的FPGA
有需要资料的可以加我:腾讯QQ3249838614目前,在FPGA上嵌入ARM硬核的包括Xilinx的
zynq
系列以及Intel的CYCLONEV系列。
weixin_42976659
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2019-03-11 15:53
物联网
STM32
STM32实战经验
嵌入式
嵌入式资料
Zynq
学习笔记三之
zynq
_axi4_lite从机编写(gpio)
定义了reg0(数据寄存器),reg1(控制寄存器),reg2(输入/输出)`timescale1ns/1psmoduleaxi_gpio_my(inputS_AXI_ACLK,inputS_AXI_ARESETN,inout[3:0]gpio,//ARchannelinputS_AXI_ARVALID,outputS_AXI_ARREADY,input[4-1:0]S_AXI_ARADDR,in
被选召的孩子
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2019-03-11 15:34
ARM学习笔记
Zynq
学习笔记二之
zynq
_axi4_lite从机编写
//注意:1,axi_lite是一个字符一个字符传输;2,保证先锁地址再写数据moduledut_axi_lite_slave#(parameterintegerC_S_AXI_DATA_WIDTH=32,parameterintegerC_S_AXI_ADD_WIDTH=6)(//时钟和复位信号inputwireS_AXI_ACLK,inputwireS_AXI_ARESETN,//写地址通道i
被选召的孩子
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2019-03-11 09:54
ARM学习笔记
ZYNQ
进阶之路6--自定义AXI4 IP打包(PWM)
在之前的章节中我们讲有PL的一些单独教程,但后面我们会涉及到PS和PL协同工作的教程,这必然涉及到PS与PL的通讯,在
ZYNQ
中PS和PL的通讯大多是通过AXI-4总线实现的,AXI总线是ARM1996
鹏哥DIY
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2019-03-04 00:41
FPGA
zynq
ZYNQ进阶之路
zynq
Linux程序开发
开发环境:vivado2018.2、PetaLinux2018.2程序框架:具体步骤:1.打开vivado2018.2软件2.点击CreateProject3.输入工程名和工程路径(注意:工程路径中不要有空格,否则后续SDK会无法导入硬件描述文件)4.选择RTL工程,下方选项不勾选。5.选择Verilog语言,不添加文件,一直点击Next6.直接点击boards,选择对应的开发板7.打开一个新项目
DSP小胖
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2019-02-27 13:30
ZYNQ
Zynq
学习笔记之
zynq
_AXI4_Lite总线详解
1.1AXI总线概述在
ZYNQ
中支持三种AXI总线,拥有三种AXI接口,当然用的都是AXI协议。其中三种AXI总线分别为:AXI4:(Forhigh-performancememor
被选召的孩子
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2019-02-25 14:37
ARM学习笔记
Zynq
net(五) fpga_top解析(一)
论文地址:https://github.com/dgschwend/
zynq
net/blob/master/
zynq
net_report.pdf项目地址:https://github.com/dgschwend
crazyeden
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2019-02-01 11:51
FPGA
PYNQ学习笔记一:使用MicroBlaze做协处理器驱动传感器模块
MicroBlaze二、为MicroBlaze编写程序1.在Vivado建立baseOverlay2.用SDK编写程序3.将elf文件转为bin文件4.为程序编写python库前言PYNQ项目是一个支持Xilinx
Zynq
ACup_Lab
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2019-01-31 11:05
PYNQ
fpga
QEMU 3.1.0 新特性一览
个开发者中新加载1900个补丁新特征包括如下:ARM:新支持microbit一个XilinxVersal机器模型新支持ARMv6M以及Cortex-M0CPU架构新支持Cortex-A72CPU对xlnx-
zynq
mp
FP
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2019-01-24 07:37
QEMU
KVM
关于fpga、arm与动态更新
https://blog.csdn.net/vinnie__/article/details/52829874关于
zynq
(集成了arm的xilinxfpga),纯PL编程https://blog.csdn.net
budianshishei
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2019-01-01 23:50
移植lua5.3.5到到FreeRTOS,并在赛灵思(Xilinx)
ZYNQ
SOC上运行
2018年的尾巴,第一次写博客,记录自己做的一点东西,希望2019年有一个好的开始。开发环境:XilinxSDK17.4操作系统:FreeRTOS1.将lua源码编译为静态链接库(1)在XilinxSDKIDE中新建一个静态链接库工程(2)在新建的静态链接库工程中添加lua源码,编译得到lua静态链接库。2.更改lua源码适应FreeRTOS文件系统(1)在lua中加载lua脚本是基于标准的C语言
踏雪@无痕
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2018-12-31 20:38
lua
zcu102_2_PS端使用UART通信
UART的设置本文档继承zcu102_1建立的工程,打开Vivado工程后,打开BlockDesign,双击
zynq
模块进入配置界面在PSUltraScale+BlockDesign页可以看到UART0
bt_
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2018-12-27 19:30
FPGA
zynq
设备树编译出错--解决
/arch/arm/boot/dts/
zynq
-zed.dtsError:.
懷劍聽雨
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2018-12-24 16:14
zynq
(一)
ZYNQ
+ VIVADO 笔记:Hello World
第一部分前言今天开始米联课系列教程的学习,不知道为什么他们自己的官网(http://www.osrc.cn/forum.php?mod=viewthread&tid=1239&extra=page%3D1)上的视频播放不出来,但是程序包是有的,所以我是在腾讯视频和优酷视频上看的教程,这是链接http://v.qq.com/vplus/ba9331b3ac429787def1e7c7ee68744c
凯旋勃兰登堡
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2018-12-16 22:08
vivado
优化等级与运行效率
简介探讨优化等级与运行效率关系.简单加法运算测试平台STM32F407(时钟168MHz)
Zynq
7z020(单核)
[email protected]
测试核心代码::voidadd
如若明镜
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2018-12-12 23:36
programming
嵌入式
TipsCoding
一步步学习
zynq
软硬件协同开发(AX7010/20)【FPGA篇】:FPGA控制流水灯及verilog基本语法学习
一、实验环境及目的板卡:AX7010Vivado版本:2017.1开发机:I74.2GHZ8GBWIN10_X64参考文档:《ALINX黑金
ZYNQ
7000开发平台配套教程》实验目的:掌握
ZYNQ
PL端的开发流程
漫步的风暴
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2018-12-01 15:38
Fpga
ARM驱动开发
ZYNQ
7020_双核例程
ZYNQ
7000有16个SGI;使能SGI需要写中断号到ICDSGIR寄存器并指明目标CPU。清中断可以读ICCIAR(Int
Chi_Hong
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2018-11-29 17:03
FPGA
ZYNQ
ZYNQ
7020_Linux_Hello_World
ZYNQ
7020_Linux_Hello_World一、程序二、结果一、程序#include#includestaticint__inithello_init(void){printk("HelloWorld
Chi_Hong
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2018-11-27 16:36
ZYNQ
ZYNQ
7000_emmc_文件系统
ZYNQ
7000_emmc_文件系统一、目标二、根文件系统的修改三、从emmc启动根文件系统四、设置终端登录一、目标1、修改根文件系统2、从emmc启动根文件系统3、设置从终端登录二、根文件系统的修改从
Chi_Hong
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2018-11-26 16:59
ZYNQ
ZYNQ
7000_linux开发环境搭建
ZYNQ
7020_linux开发环境搭建一、软件和设置1、开发工具版本2、交叉编译环境3、安装/更新32位库文件二、获取Xilinx源文件三、uboot修改和编译1、修改
zynq
-common.h2、修改
Chi_Hong
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2018-11-26 13:38
ZYNQ
ZYNQ
7000_linux开发环境搭建
ZYNQ
7020_linux开发环境搭建一、软件和设置1、开发工具版本2、交叉编译环境3、安装/更新32位库文件二、获取Xilinx源文件三、uboot修改和编译1、修改
zynq
-common.h2、修改
Chi_Hong
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2018-11-26 13:38
ZYNQ
Zynq
MP Petalinux Boot Generation
Zynq
MPPetalinuxBootGenerationNote:enablexlnkmodule.Prerequisitesource/media/embedded/d/lsq/petalinux/
pengfeix
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2018-11-22 19:20
FPGA
PYNQ 、tensorflow 、opencv 、交叉编译、dnn、contrib、
ZYNQ
、XC7Z020
1、最近在Linux下实现了基于tensorflow的人脸识别算法,所以想着如何才能把这个程序放在PYNQ上。2、在arm中我们是没有办法训练的,所以需要提前把tensorflow的权重训练好,在arm中只需要前向传播计算就可以了,还好,目前opencv3.3版本已经支持caffe\tnesorflow\pytorch模型,所以,我们利用opencv来加载tensorflow的模型和权重,不关乎t
彩虹小岸
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2018-11-20 17:41
zynq
linux驱动之使用设备树开发
PC:Windows10虚拟机:ubuntu16.04vivado:2017.04PetaLinux:2017.04开发板:黑金AX7010根文件系统:debian8----------------------------------------------------------------------传说中的分割线----------------------------------------
h244259402
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2018-11-12 16:01
zynq
设备树
驱动
zynq
linux驱动之传统开发
PC:Windows10虚拟机:ubuntu16.04vivado:2017.04PetaLinux:2017.04开发板:黑金AX7010根文件系统:debian8----------------------------------------------------------------------传说中的分割线----------------------------------------
h244259402
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2018-11-12 13:25
zynq
xilinx PYNQ PS与PL的接口说明
PS/PLInterfaces
Zynq
在PS和PL之间有9个AXI接口。
战斗机上的飞行员
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2018-11-09 11:36
xilinx
PYNQ
axi_gpio操作--转载我之前的blog的内容
1,
ZYNQ
7000GPIO介绍
ZYNQ
7000上GPIO分为2类MIO和EMIO,MIO和常见的CPU管脚功能是一样的和很多外设是复用的,在使用前需要进行PINAssignment.MIO共54个管脚分布在
Laplace666
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2018-11-07 16:03
FPGA
自定义IP--转载我之前的blog的内容
1,Xilinx官方为大家提供了很多IP核,用
ZYNQ
系统设计IP核,最常用的就是使用AXI总线将PS同PL部分的IP核连接起来。接口是Slave,数据宽度是32位,IP内部的寄存器数量为4个。
Laplace666
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2018-11-07 16:37
FPGA
Rocket之加速器
文章目录RoCC简介riscv-toolspk加速器fpga-
zynq
测试测试样例测试结果参考文献RoCC简介RocketCustomCoprocessorriscv-tools由于custom指令并不是标准指令集的一部分
齐豪
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2018-11-01 21:21
rocket
rocc
计算机
Zynq
-PL中创建AXI Master接口IP及AXI4-Lite总线主从读写时序测试(转)
转载:原文http://www.eefocus.com/antaur/blog/17-08/423751_6cc0d.html0.引言通过之前的学习,可以在PL端创建从机模式的AXI接口IP核。但是从机模式是被动接收数据,而不能主动的去获取数据,因此计划研究一下AXIMaster接口的IP核的构建方法。1.利用向导创建AXILiteMaster测试用例在这一步,AXI类型为Lite型的,可选参数如
weixin_30613727
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2018-11-01 14:00
ZYNQ
SOC 入门基础(三)EMIO 实验
1.1EMIO和MIO的对比介绍在
ZYNQ
SOC入门基础(二)MIO实验中讲解了MIO的使用,本节就来讲一下EMIO的使用。
为中国IC之崛起而读书
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2018-10-27 21:10
FPGA设计
ZYNQ
SOC 入门基础(二)MIO 实验
1.1GPIO简介
ZYNQ
7000系列芯片有54个MIO(multiuseI/O),它们分配在GPIO的Bank0和NBank1隶属于PS的部分,这些IO与PS直接相连。
为中国IC之崛起而读书
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2018-10-26 17:25
FPGA设计
ZYNQ
SOC 入门基础(二)MIO 实验
1.1GPIO简介
ZYNQ
7000系列芯片有54个MIO(multiuseI/O),它们分配在GPIO的Bank0和NBank1隶属于PS的部分,这些IO与PS直接相连。
为中国IC之崛起而读书
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2018-10-26 17:25
FPGA设计
ZYNQ
SOC 入门基础(一)Hello World 实验
ZYNQ
是一款SOC芯片,其最突出的功能就是其内部包含了一个双核的Cortex_A9内核。从本节开始,进行
ZYNQ
的SOC学习。1.1最小系统分析下面这张图展示了我们需要构建的最小系统。
为中国IC之崛起而读书
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2018-10-26 11:25
FPGA设计
PYNQ上手笔记 | ④
Zynq
中断应用
现在人工智能非常火爆,一般的教程都是为博硕生准备的,太难看懂了,分享一个非常适合小白入门的教程,不仅通俗易懂而且还很风趣幽默,点☞这里☜进入传送门~在实际玩
Zynq
中断之前,先扯一扯中断这个神奇的东西~
Mculover666
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2018-10-19 18:05
#
Pynq/Zynq实战教程
FPGA开发
Xilinx
ZYNQ
FPGA_manager
背景:最近开始使用一个古董板子zedboard跑一下xilinx的PYNQv2.3,问题:在使用FPGA一直报错notfound:FPGA_manager。原因&解决方案:Xilinx在petalinux2018.2开始更新为FPGA_manager。不再使用原有的xdevcfg(下图是原有版本使用的FPGA驱动)使用最新的petalinux2018.2以后的版本(下图是官网的更新说明)和BSP,
dia323
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2018-10-19 14:40
Linux上电自动配置参数之自动配置IP地址 -
ZYNQ
7021学习
对于我这类初学者,移植好Linux后,Linux上电后的第一件事就是配置一些参数,我是基于多以太网的例程移植的Linux系统,上电后的第一件事就是配置五个网口的IP地址,虽然只是五个ifconfig的语句,但是总是这样来来回回的配置,也会很浪费时间。基于上电后自动挂载SD卡的前提下,可以每次都需要用到的配置信息编写为一个脚本,在每次上电后自动运行这个脚本就可以完成自动配置的功能了。具体实现步骤如下
逸璞丷昊
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2018-10-17 21:45
嵌入式开发
Linux移植
Linux开发
PYNQ上手笔记 | ③PS端+PL端点灯
现在人工智能非常火爆,一般的教程都是为博硕生准备的,太难看懂了,分享一个非常适合小白入门的教程,不仅通俗易懂而且还很风趣幽默,点☞这里☜进入传送门~上一节中分别独立实验了
Zynq
的PS端和PL端,并初步实验了
Mculover666
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2018-10-14 23:04
#
Pynq/Zynq实战教程
FPGA开发
04-
ZYNQ
学习之FPGA+Linux开发的流程
通过前面3节内容,我们知道了:Xilinx
ZYNQ
的内部结构PL端FPGA的开发过程
ZYNQ
启动过程及固化那么
ZYNQ
包含CortexTM-A9核,那么它的ARM资源应用主要就落在嵌入式linux上。
【星星之火】
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2018-10-13 21:52
ZYNQ
ZYNQ系列学习
PYNQ上手笔记 | ① 启动Pynq
PYNQ项目是一个支持Xilinx
Zynq
器件的开源软件框架,目的在于借助Python降低
Zynq
嵌入式系统开发门槛,有丰富的组件:可编程逻辑的控制JupyterNoteboo
Mculover666
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2018-10-11 22:31
│
└─
Pynq/Zynq
ZYNQ
7030 RTL8188FU WIFI驱动移植
目标平台:
zynq
7z030系统版本:linux4.14WiFi驱动:rtl8188FU_linux_v5.3.0.1_28034.20180525.tar.gz1.内核选配:在linux所在的源码根目录执行
cpj123cpj
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2018-09-30 09:55
ZYNQ
平台在SDK下引导启动UBOOT
ZYNQ
芯片+Linux系统搭建完成后,希望通过QSPI-Flash的方式来进行程序加载。
QUIZ_JS
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2018-09-28 21:04
(二)
zynq
芯片是什么
目录2.1处理器系统2.1.1应用处理器单元(APU的基本结构)2.1.2关于ARM模式2.1.3处理器系统外部2.2可编程逻辑2.2.1逻辑部分2.2.2特殊资源:DSP48E1和块RAM2.2.3通用输入/输出2.2.4通信接口2.2.5其他可编程逻辑扩展接口2.3处理器系统与可编程逻辑的接口2.3.1AXI标准2.3.2AXI互联和接口2.3.3EMIO接口2.3.4其他PL-PS信号2.4
Tristone1217
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2018-09-09 20:26
FPGA
Zynq
7000 IO分配
很多人做了很久的FPGA,知道怎么去给信号分配引脚,却对这些引脚的功能及其资源限制知之甚少;在第一章里对
Zynq
7000系列的系统框架进行了分析和论述,对
Zynq
7000系列的基本资源和概念有了大致的认识
ffdia
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2018-09-07 14:06
Zynq7000
ZYNQ
7020 Lwip echo 测试
一、系统在vivado中新建一个BlockDesign,添加一个
ZYNQ
7PS(ProcessingSystem)其配置只保留一个网口、一个串口,生成.bit之后导入到SDK中。
Chi_Hong
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2018-09-06 17:17
Xilinx
Zynq
实现任意波形发生器仿真
DDS(DirectDigitalSynthesizer)直接数字式频率合成器,是一种新型频率合成技术,具有低成本、低功耗、高分辨率、相对带宽大和频率转换时间短等优点。较容易实现频率、相位以及幅度的数控调制,广泛应用在电信与电子仪器和通信领域。波形发生器是一种数据信号发生器,在调试硬件时,常常需要加入一些信号,以观察电路工作是否正常。加入的信号有:正弦波、三角波、方波和任意波形等。其中设计方案如下
Edward-Bao
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2018-08-23 20:18
FPGA
Xilinx
Zynq
实现任意波形发生器仿真
DDS(DirectDigitalSynthesizer)直接数字式频率合成器,是一种新型频率合成技术,具有低成本、低功耗、高分辨率、相对带宽大和频率转换时间短等优点。较容易实现频率、相位以及幅度的数控调制,广泛应用在电信与电子仪器和通信领域。波形发生器是一种数据信号发生器,在调试硬件时,常常需要加入一些信号,以观察电路工作是否正常。加入的信号有:正弦波、三角波、方波和任意波形等。其中设计方案如下
Edward-Bao
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2018-08-23 20:18
FPGA
ZYNQ
7020 PL以AXI_DMA访问DDR或OCM
本章主要介绍
ZYNQ
7020的PL端在PS的控制下实现对DDR的访问,通过debug的方式抓取DDRS_AXI_HP接口的时序,方便在PL内以verilog的形式直接访问DDR/OCM本设计中软件版本:
gdboyi
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2018-08-21 11:45
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