Zynq®

ZYNQ ad9226 块设备读取数据

一，vivado硬件环境搭建：1，修改CPU的时钟配置，将FCLK_CLK2修改为65MHz，并将时钟引出两路，提供给两个AD9226芯片时钟使用：2，连接好其余信号，保存，点开AddressEditor，查看地址配置，如果有些模块没有配置地址，点击AutoAssignAddress。然后GenerateOutputProducts和CreateHDLWrapper，在XDC中绑定AD9226引脚
寒听雪落·2023-08-04 16:18

ILA(集成逻辑分析器)的使用

本文内容学习自正点原子ZYNQ领航者FPGA视频-P71.ILA介绍ILA(IntegratedLogicAnalyzer)集成逻辑分析器:即Vivado的在线逻辑分析仪，其借用了传统逻辑分析仪的理念以及大部分的功能
矮个史蒂芬·2023-08-04 16:43

ZYNQ在Petalinux系统下双网口同网段的实现

ZYNQ在Petalinux系统下双网口同网段的实现1.开发环境采用了赛灵思zynqxc7z100芯片，外部挂载了两个网口phy芯片（marvell88e1510），且两个网口phy芯片公用MDIO管脚
sharky沙克扬·2023-08-04 13:42

【ZYNQ】从入门到秃头08 FPGA片内异步FIFO读写测试实验

文章目录实验原理硬件设计添加FIFOIP核FIFO的端口定义与时序添加PLLIP核添加ILAIP核FIFO测试程序编写Verilogtestbeach结果分析代码分析仿真分析板上验证FIFO是FPGA应用当中非常重要的模块，广泛用于数据的缓存，跨时钟域数据处理等。学好FIFO是FPGA的关键，灵活运用好FIFO是一个FPGA工程师必备的技能。本章主要介绍利用XILINX提供的FIFOIP进行读写测
“逛丢一只鞋”·2023-08-03 07:57

利用PCItree工具完成上位机与FPGA的通信测试

近期在zynq7100芯片上调试PCIe，用到了xdma核，工程设计是将上位机BAR0空间的命令通过xdma核的AXI-Lite接口传输到PS端的Slave接口，然后在PS端解析控制命令。
pang_bo·2023-08-03 06:08

Xilinx 7series XADC使用

在Xilinx系列的FPGA中，Artix-7，Kintex-7，Virtex-7，包括ZYNQ7000，都包含一个内置的XADC，我们可以通过这个内置的XADC，来进行一些精度不高的电压采集。
伯纳乌的至尊玉·2023-08-02 14:02

Zynq PS无法读取SD卡（TF卡）异常分析及如何读写SD卡

最近我正在进行一个Zynq项目，我使用了XilinxSDK自带的系统库函数来读取SD卡中的配置信息。然而，一直读取异常。
王小波门下走狗·2023-08-01 21:51

Zynq 多个UDP客户端组网启动问题（Auto negotiation error）PS：附UDP客户端初始化代码

最近正在进行一个Zynq项目，根据设计需求，需要将上位机作为UDP服务器，而FPGA则充当UDP客户端。同时，服务器需要能够接收和控制多个UDP客户端。
王小波门下走狗·2023-08-01 21:51

Zynq-Linux移植学习笔记之14-RapidIO驱动开发

在对zynq进行linux驱动开发时，除了需要针对zynq内ARM自带的控制器适配驱动外，还需要对zynqPL部分的IP核进行驱动开发。
kunkliu·2023-07-31 04:59

ZYNQ ZCU106踩坑实记（一）

系统：WIN10VIVADO版本：2018.3采坑范围：软件安装——拿到板子——点亮第一颗LED拿到板子前的软件安装第一次安装的vivado为2017的某个版本，发现其不支持zcu106型号的板子，在经过查询资料后发现可以通过下载官网的文件导入vivado来支持zcu106，由于太懒，直接卸了下载2018.3版本，支持zcu106，更新的版本应该也支持该型号。在拿到板子之后，出现了两个问题，一是没
_Hhan_·2023-07-31 00:03

搭建ZYNQ内核

姓名：刘保阔学号：19021210887【嵌牛导读】赛灵思公司（Xilinx）推出的行业第一个可扩展处理平台Zynq系列。
RossFreeman·2023-07-30 10:59

Zynq-Linux移植学习笔记之62- PL挂载复旦微flash

1、背景介绍现在为了全国产化需要，之前所有的进口flash全部要换成国产flash2、复旦微flash型号其中EFM25QU256和EFM25QL256对标winbond的w25q256norflash3、FPGA设置复旦微flash只支持单线模式，当使用PL侧的IP核访问时，需要设置模式为standard4、内核修改内核中修改m25p80.c，设置兼容的flash型号同时复旦微flash推荐使用
Felven·2023-07-30 10:59

AXI接口协议详解-AXI总线、接口、协议

cloud.tencent.com/developer/article/1695010AXI接口协议详解-AXI总线、接口、协议AXI总线上面介绍了AMBA总线中的两种，下面看下我们的主角—AXI，在ZYNQ
庐州拎壶冲·2023-07-29 07:43

ZYNQ7000搭建嵌入式Linux操作系统---基础篇

ZYNQ7000搭建Linux操作系统ZYNQ7000搭建嵌入式Linux操作系统一、VIVADO工程的建立二、VIVADO工程设置三、在虚拟机环境下生成内核镜像uImage和uboot.elf在Linux
ProtectPigeons·2023-07-26 18:20

ZYNQ进阶之路1--PL流水灯设计

对ZYNQ的学习的渴望由来已久，前不久买了一个基于xc7z010的开发板，现在将自己的学习的进阶之路记录在此，希望能给想要入门的ZYNQ学习者一点帮助，本人也刚开始学习，能力有限，其中若有不足之处希望大家多多交流
鹏哥DIY·2023-07-26 18:14

Python(基于Pyusb)与C#(基于LibUsbDotNet)USB通信速度对比

1、实验背景项目需求：下位机ZYNQ，需设计上位机与其通信，通信协议USB2.0。ZYNQ端固定Buffer长度为16k，即上位机向ZYNQ发送任意数据，ZYNQ每次反馈16k长度buffer。
鲁棒最小二乘支持向量机·2023-07-25 23:09

zynq emio 外接emmc/SD 相关问题与描述总结

在使用emio的情况要注意，由于通过PL的扩展，导致一些问题，如时钟时序，数据、cmd的方向控制都需要注意。A、emio的clk和clk_fb要短接（原因是要通过反馈修复clk输出时序），可通过内部直接短接（该处理方式有一定风险，反馈距离过短可能跑不了高速）。也可把线引出板外用0欧电阻短接（SDIO应尽量短，且如果CLK有FB管脚的话，要绕到芯片/SD卡座再绕回来。否则如果线过长，可能会造成建立时
比特流1024·2023-07-25 14:44

PHY芯片的使用（二）使用Vivado SDK调试网络

在使用ZYNQ或者FMQL的以太网时都需要在VivadoBD中勾选Enet0/1,最好也勾选上UART0/1。如果就使用这两个外设就可是直接生成bit然后导出硬件启动SDK了。
比特流1024·2023-07-25 14:43

ZYNQ-7000概述

摘要Xilinx推出的ZYNQ-7000被称为全可编程片上系统（SOC），它由FPGA与ARM组合构成，硬件可编程，软件也可编程，在众多应用场合有一定优势。
徐晓康的博客·2023-07-25 00:10

Zynq中的AXI总线协议

1AXI总线是什么AXI(AdvancedeXtensibleInterface)是一种总线协议，该协议并非Xilinx公司提出的，而是ARM公司提出的AMBA（AdvancedMicrocontrollerBusArchitecture）3.0协议中最重要的部分。最新的AXI4总线于2010年在AMBA4.0版本中发布。2AXI分为几种类型AXI4总线协议存在3中类型的接口分别为：（1）AXI4
big-moon·2023-07-25 00:10

ZYNQ 的三种 AXI 总线

在ZYNQ中有支持三种AXI总线，拥有三种AXI接口，当然用的都是AXI协议。
stone_zzuli·2023-07-25 00:09

Zynq AXI总线

S02_CH12_AXI_Lite总线详解-米联客-博客园12.1前言ZYNQ拥有ARM+FPGA这个神奇的架构，那么ARM和FPGA究竟是如何进行通信的呢？
stone_zzuli·2023-07-25 00:09

ZYNQ之AXI简介

处理器系统与可编程逻辑的接口如前所述，Zynq的表现不仅仅依赖于它的两个组成部分PS和PL的特性，还在于能把两者协同起来形成完整、集成的系统的能力。
MTIS·2023-07-25 00:38

玩转Zynq连载38——[ex57] Zynq AXI HP总线带宽测试

特权同学玩转Zynq连载38——[ex57]ZynqAXIHP总线带宽测试1概述用于PL与DDR3交互的AXIHP总线，它的性能到底如何？吞吐量是否能满足我们的应用？必须4个通道同时使用？
ove学习使我快乐·2023-07-25 00:38

xilinx zynq7000系列 sdio时钟超频详解

系统时钟概述zynq7000的时钟系统很简单，首先是PS_CLK输入时钟，这是外部33.33333Mhz晶振时钟，直接输入到三路PLL(锁相环)，分别是ARMPLL、I/OPLL、DDRPLL；ARMPLL
雪狐JXH·2023-07-25 00:38

XILINX ZYNQ 7000 AXI总线 (三) AXI GPIO

一步一步来搭建一下AXIGPIO创建ZYNQ后先来看下各个接口的含义1.M_AXI_GP0_ACKL和M_AXI_GP0ZYNQ的PS部分是有一个GP接口，32Bit的AXImaster接口，默认是打开的
烹小鲜啊·2023-07-25 00:37

XILINX ZYNQ 7000 AXI总线 (一)

AXI总线是ARM公司定义的一种总线结构，属于AMBA协议的一部分。AMBA协议视乎很陌生，但是在MCU的开发中我们一定接触过AHB，APB总线。AHB和APB总线都是属于AMBA协议，AXI也是AMBA协议的一部分。AMBA是高级微处理器总线架构的缩写。一.AXI总线概览总线的本质是用于信息通用线路。AXI是分主机和从机的，它的连接方式如下所示AXI其中的I指的是接口，AdvancedeXten
烹小鲜啊·2023-07-25 00:37

XILINX ZYNQ 7000 BOOT

参考UG585内容下面这张图是ZYNQ启动的关键流程1.POR表示硬件复位，不关心Power-up也就是说冷热启动都行。Nor-POR就是非POR复位，有点软件应用复位的意思。
烹小鲜啊·2023-07-25 00:07

XILINX ZYNQ 7000 AXI总线 (二)

了解了AXI的大部分内容后，开始做一个实战，就是完成AXI结构的输入输出搭建。一.创建一个IP3.4.5.6.选择AXIFULL，创界主接口和从接口7.8.可以看到XILINXAXIFULL的源代码二.创建一个新的工程，把IP导入到这个工程2.创建blockdesign放入两个AXIIP三设计创建两个接口进行回环test1主机接口和test0从机接口连接。test1从机接口和test0主机连接。A
烹小鲜啊·2023-07-25 00:05

ZYNQ烧写FLASH无法自启动

如果是由于BD文件FLASH的配置选择错误导致无法启动注意改完对应的配置之后，FSBL工作需要删除重建工程FSBL工程，不然即使更新了system_top_hw_platform_0文件，生成的BIN文件也无法启动，感觉像是SDK的一个BUG以上问题同样适用后续ZCU+的器件
FPGA_Linuxer·2023-07-19 06:29

ZYNQ 裸机读写EMMC 通过xilffs

MMC和SD卡读写一致，具体可以参考https://www.pianshen.com/article/4647214276/需要注意的是，SD卡可能直接拔插在PC机上做了格式化，所以按上面的博客操作即可，但是MMC一般都是焊接在板卡上的，默认情况下是不能直接进行读写操作的，需要借助f_mkfs函数对EMMC进行格式化操作之后才可以正常读写，一般调用f_mkfs在f_mount之后进行测试另外一块板
FPGA_Linuxer·2023-07-19 06:58

petalinux安装注意事项

不能将系统权限切换为root4、修改安装路径的所有者，应是本用户所有，而不是root用户；sudochownlili:lili/home/zynq否则可能报以下错误tar:.
FPGA_Linuxer·2023-07-19 06:58

ZYNQ LWIP实现任意长度数据接收发送

官方自带的LWIP测试回环程序，实现的功能只是一个单纯的把接收到的数据原封不动的回传回PC机，实际工程运用自然是用不起来的，这里介绍一下如何修改成任意长度数据接收及发送：首先就是基本的配置代码,这里不采用自带的那种方式，前面的初始化配置基本上一样：这里为了方便自动重新连接，设计了一个定时器中断，每250ms检查一次网络连接状态：这里重连及初始化配置主要用到了两个函数：tcp_new及tcp_con
FPGA_Linuxer·2023-07-19 06:28

zynq PL通过EMIO实现网络通信，LWIP无法ping通

ZYNQ一般是用两路网口，大部分硬件设计会选择直接用PS端的MIO，这样可以省去PL端的管教消耗。最近手里有个板子刚好是连接了EMIO，只能通过EMIO实现网络通信了。
FPGA_Linuxer·2023-07-19 06:58

ZYNQ中断号分配问题

我们在实际设计过程中，可能开始用了一个中断，后面有了需求可能需要增加中断大部分时候可能我们会用这个concat复用接口，这样可能会导致开始我们分配的中断号已经发生了变化，所以在PS端进行中断设计时，我们的中断号最好直接通过#define直接从头文件里提取，而不要手动设置，不然可能导致开始好使的程序，发现中断不再响应了的情况
FPGA_Linuxer·2023-07-19 06:57

zynq Linux软件中断,ARM Linux对中断的处理--中断注册方法

中断注册方法在驱动程序中，要想使设备能够产生中断，则首先需要调用request_irq()来分配中断线。在通过request_irq()函数注册中断服务程序的时候，将会把设备中断处理程序添加进系统，以在中断发生的时候调用相应的中断处理程序。我们来看一下request_irq()函数的定义：-------------------------------------------------------
陈仲凯·2023-07-16 22:37

ZYNQ7035 PS读写PL端DDR3

ZYNQ7035PS读写PL端DDR3硬件平台小熊猫嵌入式电子：ZYNQ7035_R5MIGIP核配置PL端DDR管脚分配NET"ddr3_addr[0]"LOC="A8"|IOSTANDARD=SSTL15
代码匠·2023-07-16 07:09

【USRP X410】LabVIEW参考架构软件，用于使用Ettus USRP X410对无线系统进行原型验证

它还包含XilinxZynqUl
乌恩大侠·2023-07-16 06:46

玩转Zynq连载40——[ex59] 基于Zynq的双目视觉图像采集显示实例

特权同学玩转Zynq连载40——[ex59]基于Zynq的双目视觉图像采集显示实例1CMOS摄像头应用背景与驱动原理CMOS摄像头（CMOSSensor）是一种采用CMOS图像传感器的摄像头。
ove学习使我快乐·2023-07-16 00:19

ZYNQ PL 添加IP 串口UART AXI UART16550

目录开发环境、硬件FPGA部分SDK部分PL串口相关寄存器源代码下载开发环境、硬件vivado2018.3正点原子领航者v2开发板7020使用管脚：COM2对应PL的K14M15FPGA部分openblockdesign添加PS部分双击进行配置配置PS串口设置ddr内存设置时钟，FCLK就是PL时钟设置中断用于PL串口添加uartIP核RunBlockAutomationRunConnection
韬_17·2023-07-15 23:50

No Elf file associated with target - Vivado 2016.4 如何解决

errorwhilerunningps7initmethod.NoElffileassociatedwithtarget这是vivado2016.4的bugDescription问题描述GDB/XMDdebugwillnotworkfortheZynqdesignscreatedusingViv
三、缺·2023-07-15 16:13

基于zedboard（zynq7020）使用命令行（sysfs ）读取、控制AXI_GPIO开关、led和PS MIO

linuxgpio从内核空间导出到用户空间  petalinux在制作Linux系统时，会自动的将gpio从内核空间导出到用户空间，在用户空间下可以通过sysfs方式控制gpio；用户空间位置在/sys/class/gpio，在该文件夹下能看到gpiochipX，X代表gpio的base从那里开始。比如vivado设计用的axi-gpio地址时412000，经过空间导出到用户空间之后，gpioch
RyanLee90·2023-07-15 16:10

基于ZYNQ阵列涡流检测系统硬件设计(一）

感应线圈的感应信号会被AD模数转换芯片进行采集，ZYNQ的PL部分会将AD模数转换芯片的数字量保存在FIFO
深圳信迈科技DSP+ARM+FPGA·2023-07-15 14:52

7Z010 引脚功能详解

参考文档包括：ds187-XC7Z010-XC7Z020-Data-Sheetds190-Zynq-7000-Overviewug585-Zynq-7000-TRMug865-Zynq-7000-P
小屁冬·2023-06-24 06:34

7Z045 引脚功能详解

参考文档包括：ds191-XC7Z030-XC7Z045-data-sheetds190-Zynq-7000-Overviewug585-Zynq-7000-TRMug865-Zynq-7000-P
小屁冬·2023-06-24 06:04

ZYNQ开发板启动Qt程序

交叉编译后的Qt可执行文件拷贝到/usr/rootZYNQ开发板启动Qt程序前需要配置环境变量exportDISPLAY=:0.0
XXYBMOOO·2023-06-22 10:32

Zynq CAN控制器：FPGA中的控制器

ZynqCAN控制器：FPGA中的控制器Zynq是赛灵思公司推出的一款基于ARMCortex-A9架构的SOC芯片，具有集成的FPGA和处理器系统，从而实现了高度的可编程性和灵活性。
python&matlab·2023-06-21 21:34

linux 添加spi 驱动,Linux 设备树添加spi设备

Linux：4.6应用开发板：zynq系列zc706、zedboard文件系统：ubuntu12参考帖子：https://stackoverflow.com/questions/53634892/linux-spidev-why-it-shouldnt-be-directly-in-devicetree
nameoverflow·2023-06-21 12:42

ZYNQ——锁相环(PLL)实验

文章目录一、介绍二、添加时钟IP三、设计源代码四、仿真测试五、添加ILAIP六、分配引脚七、板上验证八、示波器输出九、问题汇总一、介绍ZYNQ开发板上只有一个50MHz的时钟输入，如果要用到其他频率的时钟
西岸贤·2023-06-20 23:50

PHY芯片的使用（一）之基本概念讲解1

本系列主要讲解在嵌入式领域的使用，以为Xilinxzynq7000系列or复旦微的FMQL为主控芯片，88e1111和国产PHYXL53XXX为例讲解，前几章介绍基本概念，而后主要以软件工程师的角度在裸机
比特流1024·2023-06-19 06:46
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