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_Verilog
Verilog
系统函数
Verilog
系统函数前言一、$width(一)简介(二)$width参数(三)例子二、Specify参数三、$display(一)简介(二)格式说明(三)例子1.例12.例2四、$time(一)简介(
一只特立独行的猪 ️
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2022-12-09 11:48
FPGA学习笔记
散记
fpga开发
Verilog
入门学习笔记:
Verilog
基础语法梳理
无论是学IC设计还是FPGA开发,
Verilog
都是最基本、最重要的必备技能。但任何一门编程语言的掌握都需要长期学习。并不是简简单单的随便读几本书,随便动动脑筋那么简单。
IC修真院
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2022-12-09 10:30
IC学习指南
学习
fpga开发
初学者如何学习FPGA?一文为你讲解清楚
就像学习FPGA,往往是从VHDL或者
Verilog
开始入手学习的。当然,任何编程语言的学习都不能一劳永逸,因为任何经验技巧都是在实践的过程中才能学到,FPGA的学习当然也不例外。
IC修真院
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2022-12-09 10:52
IC学习指南
fpga开发
学习
数码管动态显示
Verilog
实现(参考小梅哥教程)(视觉暂留)
(动态静显)数码管动态显示的逻辑电路如下:
Verilog
设计代码如下:moduledigital_tube(//八个数码管显示clk,rese
little bur baby
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2022-12-09 07:16
fpga开发
彻底理解DDS(信号发生器)的fpga实现(
verilog
设计代码)
DDS(DirectDigitalSynthesis)是一种把一系列数字信号通过D/A转换器转换成模拟信号的数字合成技术。它有查表法和计算法两种基本合成方法。在这里主要记录DDS查表法的fpga实现。查表法:由于ROM查询法结构简单,只需要在ROM中存放不同相位对应的幅度序列,然后通过相位累加器的输出对其寻址,经过数/模转换和低通滤波(LPF)输出便可以得到所需要的模拟信号。查表法示意图:设计:输
little bur baby
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2022-12-09 07:16
fpga开发
【数字设计】星宸科技_笔试面试题目分享
【数字IC精品文章收录】学习路线·基础知识·总线·脚本语言·芯片求职·EDA工具·低功耗设计
Verilog
·STA·设计·验证·FPGA·架构·AMBA·书籍笔试星宸科技的笔试难度较大,除了正常的手撕代码和知识外
myhhhhhhhh
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2022-12-09 04:58
数字芯片IC笔试面试专题
面试
职场和发展
星宸科技二面
[1]你对UVM有什么了解[2]AHB的driver和monitor是怎么写的,你这个数据是从哪里来到哪里去[3]APB的monitor和AHB的monitor之间的区别[4]SV和
verilog
的区别
酒酒聊IC编程
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2022-12-09 04:58
IC验证面试面经
使用握手信号实现跨时钟域数据传输(
verilog
)
大家好,最近汇总了2021年oppo哲库招聘手撕代码题目,本文章一共含有以下几个题目:一,使用握手信号实现跨时钟域数据传输(
verilog
)二,自动售卖机(
verilog
)三,序列发生器(
verilog
松花江路2600号
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2022-12-08 16:13
verilog
fpga开发
Verilog
:generate-for 语句(用法,及与for语句区别)
文章目录Abtract1、generate语法2、generate常用的几种情况举例说明1).generate-for循环语句2).generate-conditional条件语句3).generate-case分支语句3、Conclusion4、generate-for与常规for循环不同1)使用举例2)结论参考链接:https://www.cnblogs.com/nanoty/archive/
d_b_
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2022-12-08 15:11
digital
Verilog电路设计
verilog
Verilog
学习笔记——for与generate for
在
verilog
中,for与generatefor都可综合。建议在RTL代码中尽量不要使用for,因为其综合出来的电路面积很大,且非常浪费资源(资源复用性很差)。
守夜人猴儿精
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2022-12-08 15:40
verilog
verilog
for语句
generate
for
verilog
case语句_
Verilog
中generate的使用
本文从微信公众号--数字IC小站,转载,欢迎关注,微信公众号更新更多更快~https://mp.weixin.qq.com/s/QDUCofxdDAMT8SJvJgaXMAmp.weixin.qq.com
Verilog
weixin_39823200
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2022-12-08 15:10
verilog
case语句
Verilog
语法之generate
【转载】关于generate用法的总结【
Verilog
】Abtractgenerate语句允许细化时间(Elaboration-time)的选取或者某些语句的重复。
sam_sean
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2022-12-08 15:07
verilog
Verilog
中浅谈for与generate for
标题简介在C语言或者其他编程语言中for语句往往用作循环语句,但是在硬件电路
Verilog
中一般不在可综合代码中使用,因为for循环会被综合器展开为所有变量情况的执行语句,每个变量独立占用寄存器资源,每条执行语并不能有效地复用硬件逻辑资源
super_IC攻城狮
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2022-12-08 15:36
fpga
物联网
单片机
verilog
verilog
generate语法总结
一、语法介绍generate语句允许细化时间(Elaboration-time)的选取或者某些语句的重复。这些语句可以包括模块实例引用的语句、连续赋值语句、always语句、initial语句和门级实例引用语句等。细化时间是指仿真开始前的一个阶段,此时所有的设计模块已经被链接到一起,并完成层次的引用。1、定义genvar,作为generate中的循环变量。2、generate语句中定义的for语句
耐心的小黑
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2022-12-08 15:34
#
Verilog基础
verilog
fpga
数字电路
ic
【
Verilog
语法002】generate for / if / case语句
/genvari;//利用genvar声明正整数变量generatefor(i=0;i<;i=+1)//复制模块begin:gfor//begi_end的名字assigntemp[i]=data_in[2*i+1:2*i];endendgenerate/localparamS=6;//定义模块所需参数,用于判断产生电路generateif(S<7)assignd=t0|t1|t2;elseassi
qq_1615549892
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2022-12-08 15:04
verilog
verilog
语法 — for/generate语句的用法
文章目录1.for语句1.1always-for2.generate语句2.1generate语法2.2generate-for2.3generate-case3.比较1.for语句1.1always-for 从初始值开始,如果表达式为真就执行。代码有:always@(posedgeclkornegedgerst_n)beginif(!rst_n)begindout[i]<=1'b0;endel
jing&jing
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2022-12-08 15:33
verilog基础
fpga
Verilog
语法之generate语句
generate语句二、generate的三种语句1.generate-for2.generate-if3.generate-case总结一、什么是generate语句generate语句可以动态地生成
verilog
気
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2022-12-08 15:29
fpga
verilog
verilog
generate
Verilog
生成块generate块允许乘以模块实例或执行任何模块的条件实例化。它提供了基于
Verilog
参数构建设计的能力。
luoganttcc
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2022-12-08 15:29
芯片
数字电路
fpga开发
Verilog
语法之generate for、generate if、generate case
0、前言
Verilog
-2005中有3个generate语句可以用来很方便地实现重复赋值和例化(generatefor)或根据条件选择性地进行编译(generateif和generatecase)等功能
孤独的单刀
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2022-12-08 15:26
【1】Verilog语法
fpga开发
Verilog
Verilog语法
虹科分享 | 如何测试与验证复杂的FPGA设计(1)——面向实体或块的仿真
这里参照的模型主要用于对系统功能进行验证以及和RTL模型的对照验证,该模型主要用
Verilog
HDL等语言来构造。测试平台的建立与子模块设计并行,搭建验证环境和开发测试用例,并针对IP核的行为级模型
虹科智能自动化
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2022-12-08 10:03
fpga开发
FPGA验证与测试
Verilog
和VHDL有符号数和无符号数相关运算
目录一、
Verilog
有无符号数运算1.有符号数和有符号数的加减运算(输入和输出为原码)2.无符号数和有符号数的加减运算(输入和输出为原码)3.有符号数和有符号数的乘法(输入和输出为原码)二、VHDL深度讲解二进制无符号和有符号加法处理溢出的问题
一点一点的进步
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2022-12-07 17:08
verilog
VHDL
fpga开发
有限状态机 FSM——Finite State Machine
有限状态机1.状态机的结构2.Mealy状态机和Moore状态机3.用
Verilog
来描述可综合的状态机实例序列检测器ADC采样控制电路按键消抖1.状态机的结构其中F和G是两个有关状态的函数,状态寄存器一般是采用正跳边沿触发的
night_Ray
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2022-12-07 14:56
FPGA
状态机
verilog
【CDC跨时钟域信号处理】快时钟域到慢时钟域-单bit
方法一:脉冲信号展宽+边沿检测,脉冲信号转换成电平信号再进行边沿检测电路图:代码:(
verilog
是描述电路的语言,所以要心中有
甜筒酱
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2022-12-07 12:19
信号处理
fpga开发
【CDC跨时钟域信号处理】慢时钟域到快时钟域-单bit
电路图如下:
verilog
代码描述如下://clk_a是慢时钟域时钟,clk_b是快时钟域时钟,data_in为输入信号,data_out为输出信号moduleslow_to_fast(inputclk_a
甜筒酱
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2022-12-07 12:49
信号处理
fpga开发
FPGA-DA模块学习 I2C接口(附源码)
结构如下开发环境xilinxspartan6开发板、ISE14.7、modelsim10.5、
verilog
I2C相关知识I2C通讯协议(Inter-IntegratedCircuit)
kelinnn
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2022-12-06 14:43
FPGA
嵌入式
fpga
Verilog
代码编写 IIC通信-主到从向芯片写入数据
题目:根据课堂讲授的基本原理,自己尝试编写一个IIC控制逻辑,FPGA的输入时钟为10MHz,IIC的通信频率为400KHz,要求FPGA向AD芯片写入控制指令,AD芯片的地址为0000123(改为十进制123,即01111011),AD芯片中有三个地址连续的寄存器,地址为0x48,配置数据为0x55,地址为0x49,配置数据为0xAA,地址为0x50,配置数据为0xCC,试画出电路连接框图、状态
滇西电子练习生
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2022-12-06 14:40
Verilog
fpga开发
verilog
FPGA常用接口协议--IIC
FPGA-IIC接口实现前言IIC协议EEPROM读写方式解析IIC实现(
verilog
)仿真(modelsim)前言 IIC接口协议是一种比较简单、常用的一种接口协议,使用它的场景很广泛(最常见的如
不会武功的火柴
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2022-12-06 14:09
FPGA常用接口协议
verilog
fpga
嵌入式硬件
Xilinx-
Verilog
-学习笔记(17):异步并口通信
Xilinx-
Verilog
-学习笔记(17):异步并口通信一、异步并口通信1、异步并口应用CPU类的芯片与FPGA的数据交互,数据速率一般在100Mbps之内,数据总线不大于16bit。
赵小琛在路上
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2022-12-06 14:09
Xilinx-FPGA
verilog
fpga
嵌入式
小梅哥Xilinx FPGA学习笔记10——串口通信发送
串口通信发送的
verilog
及调试前言1、UART(通用异步收发传输器)1.1UART基本介绍1.2UART关键参数1.3UART时序图2、基于FPGA的串口(UART)发送实验3、代码实现步骤分析3.1
weixin_42454243
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2022-12-06 07:49
FPGA_小梅哥
fpga开发
笔记:利用MATLAB进行FPGA设计
HDLCoder™可从MATLAB®函数,Simulink®模型和Stateflow®图表生成可综合的VHDL®或
Verilog
®RTL,
玲娜贝儿super
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2022-12-06 07:13
笔记
fpga开发
matlab
开发语言
《无线通信FPGA设计》笔记
加减乘除、FFT/DDS/CORDIC、滤波器/多速率/自适应FPGA第2章FPGA系统设计基础2.1.4FPGA与CPLD的比较2.1.5FPGA与数字信号处理器(DSP)的比较第3章
Verilog
HDL
niceshotgoodball
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2022-12-06 07:43
1_设计/common
block
&
arithmetic
[读书笔记] 用
Verilog
设计 FPGA 样机实例解析 -4.8.2019
FPGAPrototypingby
Verilog
Examples[美]PingD.Chu[译]李艳志孟伟刘军机械工业出版社中文版ISBN:9787111536444分类:可编程逻辑器件-系统设计配套网站
Zenor_one
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2022-12-06 07:11
[读书笔记]
FPGA
Notes
Verilog
学习笔记(5):
Verilog
高级程序设计
数字电路系统设计的层次化2.典型电路设计2.1加法器树乘法器2.2Wallace树乘法器2.3复数乘法器2.4FIR滤波器设计2.5片内存储器的设计2.6FIFO设计2.7键盘扫描和编码器2.8log函数的
Verilog
Deprula
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2022-12-06 07:10
Verilog学习笔记
学习
fpga开发
【读书笔记】高级FPGA设计之高速率结构设计
1.概念介绍在进行
Verilog
设计中,一般会考虑三个基本参数:速度、面积、功耗。速度:即设计的系统尽可能支持更大的时钟频
Linest-5
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2022-12-06 07:37
读书笔记
fpga开发
IC
优化设计
Verilog
时序
IIC及DDR3读写控制学习
一、学习历程1.IIC协议IIC协议是参照野火的教程学的,为PDF文件:征途Pro《FPGA
Verilog
开发实战指南——基于Alte
依旧是
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2022-12-05 18:19
fpga开发
verilog
i2c 通用控制模块
突然发现好久没写文章了,今天就写一篇关于i2c的通用控制模块。i2c协议保护起始,数据传输,ACK或NACK,和传输终止信号。以下是对应的时序图:在SCL为高的情况下,SDA由高跳到低,这是起始信号,之后在时钟为低电平时更新数据,在高电平时数据保持稳定,每一次传输8bit数据之后是ACK信号,在受到ACK信号后可以选择结束通信或者继续传输数据,这是基本的i2c协议。而eeprom的i2c有些许不一
hmzkang
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2022-12-05 18:44
verilog
systemverilog
基于FPGA开发板使用
Verilog
设计PWM呼吸灯实验
基于FPGA开发板使用
Verilog
设计PWM呼吸灯实验1,实验原理2,实验模块设计2.1RTL设计,呼吸灯模块设计2.2,测试数据,下载到FPGA开发板板级的数据2.3,两个模块综合的netlist3
向兴
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2022-12-05 18:43
Xilinx
fpga开发
VerilogIC前端开发
vscode搭建
Verilog
HDL开发环境
应该没有多少人会使用Quartus和vivado这些软件自带的编辑器吧,原因在于这些编辑器效率很低,
Verilog
HDL代码格式比较固定,通常可以利用代码片段补全加快书写。
归一大师
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2022-12-05 13:28
FPGA
vscode
编辑器
verilog
推荐FPGA入门书籍
一、前言 很多人在学习FPGA或者数字IC设计时,首先面临的问题必定是编程语言的选择,目前常用的硬件描述语言有三种,即VHDL,
Verilog
HDL,system
verilog
。
归一大师
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2022-12-05 13:58
FPGA
fpga开发
verilog
FPGA书籍推荐
好的书不在于多少,而在于能够取其精华去其糟粕,编者给大家推荐几本FPGA系列学习电子书籍,包括了CPLD/
Verilog
编程语言基础与设计,数字IC、基本逻辑、组合逻辑等基础电路,Vivado平台开发与调试
ltqshs
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2022-12-05 13:26
FPGA
fpga开发
(226)FPGA入门推荐书籍
入门与提升课程介绍3)FPGA简介4)FPGA入门推荐书籍5)技术交流6)参考资料2FPGA入门与提升课程介绍1)FPGA入门与提升文章目的是为了让想学FPGA的小伙伴快速入门以及能力提升;2)FPGA基础知识;3)
Verilog
HDL
宁静致远dream
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2022-12-05 13:25
FPGA入门与提升(培训课程)
fpga开发
FPGA—蜂鸣器播放《两只老虎》
二、乐谱知识这个实验我主要是用一首儿歌《两只老虎》的乐谱来做实验图一:音频表图二:两只老虎乐谱三、波形图图三:波形图四、核心代码4.1
Verilog
代码modulebuz
Crap-z
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2022-12-04 09:40
fpga开发
计算机弹歌曲教程zhi,FPGA学习之蜂鸣器演奏乐曲(示例代码)
下面将用
Verilog
HDL硬件描述语言完成乐曲演奏
驴甲
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2022-12-04 09:35
计算机弹歌曲教程zhi
【入门学习二】基于 FPGA 使用
Verilog
实现蜂鸣器响动的代码及原理讲解
目录一、知识了解二、模块设计三、程序实现四、管脚配置及结果展示五、写给小白看的上一篇博文:【入门学习一】基于FPGA使用
Verilog
实现按键点灯代码及原理讲解功能描述:通过前面一篇学习的按键使用,本篇文章进一步使用按键
上班摸不了鱼
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2022-12-04 09:34
FPGA新手入门
verilog
fpga
驱动蜂鸣器
Verilog
1、定时器和计数器从一定程度上讲,定时器就是计数器,计数器就是定时器。定时器:核心单元本质也是一个计数器,设置一个定时值,启动定时器后,计数器开始计数,计数满后产生计数满标志信号,提示设定的定时时间到达。计数器:对脉冲信号进行计数,统计一确定时间段内该脉冲信号出现的次数,或者等待指定次数的脉冲信号出现后,产生相应标志。2、定时器设计基本需求本节设计一个定时器,能够支持以下功能1)该定时器的定时时间
发光中请勿扰
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2022-12-04 09:33
小梅哥学习笔记
fpga开发
FPGA/数字IC手撕代码11——基于PWM驱动的蜂鸣器
verilog
开发
深度学习/机器视觉/数字IC/FPGA/算法手撕代码目录总汇目录基于PWM驱动的蜂鸣器
verilog
开发1.程序2.测试3.仿真结果4.分析
fpga和matlab
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2022-12-04 09:57
fpga开发
PWM驱动
蜂鸣器
FPGA 编程三大范例
虽然FPGA可使用
Verilog
或VHDL等低层次硬件描述语言(HDL)来编程,但现在已有多种高层次综合(HLS)工具可以采用以C/C++之类的更高层次的语言编写的算法描述,并将其转换为
Verilog
或
芯选
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2022-12-04 03:01
高层次综合
HLS
FPGA编程
Verilog
VHDL
数字IC-1.9 吃透通信协议中状态机的代码编写套路
、前言二、例子预备知识三、时序法WE命令代码举例四、逻辑法BE命令代码举例五、测试原代码文件六、关于通用指令集状态机编写的思考与疑问七、分块式命令框架设计小例(两法混用且验证六的问题)一、前言本文针对
verilog
HDL
EMB看灯夜
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2022-12-04 03:29
数字IC学习之旅
fpga开发
数字ic
通信协议
代码实例
问题讨论
Verilog
代码规范及FPGA编写经验
一、
Verilog
代码规范1、赋初值变量声明时不要对变量进行赋初值操作。赋初值操作应该在复位状态下完成,也建议寄存器变量都使用复位端,以保证系统上电或紊乱时,可以通过复位操作让系统恢复初始状态。
庸医~
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2022-12-04 03:45
FPGA
fpga开发
VSCode配置
verilog
环境(代码提示+自动例化+格式化)
目录
Verilog
-HDL/System
Verilog
/BluespecSystem
Verilog
可实现功能:插件配置功能展示
Verilog
_Testbench可实现功能:System
Verilog
and
Verilog
Formatter
foggywalker
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2022-12-03 08:39
编程软件安装和环境配置
vscode
fpga开发
ide
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