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_Verilog
if条件语句
Verilog
HDL语言提供了3种形式的if语句。第一种:if(表达式)语句。if(a>b)out1=int1;第二种:if(表达式)。
Shining0596
·
2022-11-22 15:08
Verilog
学习
其他
Verilog
关键词
在
Verilog
HDL中,所有的关键词是事先定义好的确认符,用来组织语言结构。关键词是用小写字母定义的,因此在编写源程序时要注意关键词的书写,以避免出错。
Shining0596
·
2022-11-22 15:38
Verilog
学习
其他
Verilog
快速入门的练习
第1关:
Verilog
描述电路模块实验目的熟悉用
Verilog
HDL描述电路模块的基本代码结构,掌握模块开始和结束的关键字,并会对模块名字进行合法命名。
drizzle2333
·
2022-11-22 11:23
fpga开发
Verilog
简易寄存器
目录寄存器,长版寄存器,简短版仿真tp约束(COE2020)(板不一样的不要用这个约束)寄存器,长版//////创建日期:2022/10/1621:37:00//设计名称:寄存器堆//课程名称:regfile//说明://实现32个寄存器,其中0号寄存器读出的值恒为0,//寄存器堆为异步读同步写,//共有1个写端口和2个读端口//依赖项:////版次://版本0.01-文件已创建//其他注释://
i道i
·
2022-11-22 08:52
java
开发语言
Verilog
简易ALU
ALU设计ALU模块:////创建日期:2022/11/620:06:00//设计名称:ALU算术逻辑单元//课程名称:alu//说明://输入:[11:0]alu_control;//ALU控制信号//[31:0]alu_src1;//ALU操作数1//[31:0]alu_src2;//ALU操作数2//输出:[31:0]alu_result;//ALU结果//依赖项:////版次://版本0.
i道i
·
2022-11-22 08:52
java
开发语言
【数字逻辑与EDA技术】
verilog
HDL语法-期末考试重点总结
一、相关术语BST(BoundaryScanTest)边界扫描测试CAD(ComputerAidedDesign)计算机辅助设计CAE(ComputerAidedEngineering)计算机辅助工程CLB(ConfigurableLogicBlock)可配置逻辑块CPLD(ComplexProgrammableLogicDevice)复杂可编程逻辑器件EAB(EmbeddedArrayBlock
乐心唯帅
·
2022-11-22 03:02
数字逻辑与EDA技术
硬件工程
UVM实战系列--第一讲
UVM实战课0概述目标1芯片设计流程1.1相关设计技能1.2主流EDA1.3对应的要求2
Verilog
TestBench2.1lab01-全加器第一讲0概述目标1.掌握ASIC设计流程*设计、验证、中端
中古传奇
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2022-11-22 02:20
UVM
芯片验证
FPGA |
Verilog
实现矩阵乘法(附源码)
使用for语句实现,后续继续做并行优化…最近需要用
verilog
写一个矩阵乘法的简单模块,本来想着网上随便搜一个复制粘贴一下,却发现居然找不到有源码的(好多还上传到了CSDN资源),罢了罢了,照着Github
一只殿鹿
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2022-11-21 11:51
FPGA
fpga开发
矩阵
FPGA学习笔记(八)同步/异步信号的打拍分析及处理
系列文章目录一、FPGA学习笔记(一)入门背景、软件及时钟约束二、FPGA学习笔记(二)
Verilog
语法初步学习(语法篇1)三、FPGA学习笔记(三)流水灯入门FPGA设计流程四、FPGA学习笔记(四
贾saisai
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2022-11-20 21:02
FPGA学习
fpga开发
学习
SVA介绍
断言是设计属性的描述如果一个在模拟中被检查的属性不像期望的那样出现,则断言失败如果被禁止的设计属性模拟时出现,则断言失败属性可以从设计的功能描述中提取,并转化成断言为什么使用sv断言SVA
verilog
azad_2022
·
2022-11-20 21:58
sva
学习
verilog
流水线控制
文章目录
Verilog
流水线控制1、关键问题、实现方式及其对比2、实现方式2.1、控流水线输入:根据每一拍的din_en_d*打拍,没有最终的elseblock2.2、控流水线输入:根据每一拍的din_en_d
d_b_
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2022-11-20 21:27
Verilog电路设计
fpga开发
芯片
使用Vitis HLS生成 IP核 (
verilog
版和图形化版)
文章目录实验一、自动旋转式栅门1.1实验题目1.2实验建模1.2.1
Verilog
建模IP1.2.2图形化建模IP1.3实验总结实验二、餐巾纸售货机2.1实验题目2.2实验建模2.2.1
Verilog
建模
Code_HS
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2022-11-20 21:49
tcp/ip
网络协议
网络
7.2
Verilog
文件操作
Verilog
提供了很多可以对文件进行操作的系统任务。
一只迷茫的小狗
·
2022-11-20 21:15
verilog
FPGA
fpga开发
Verilog
代码规范
代码规范是在一定程度上必须要遵从的规则,否则可能会对数字电路逻辑的正确性造成一定影响。关于赋初值变量声明时不要对变量进行赋初值操作。如果变量声明时设置初始值,仿真时变量会有期望的初值,但综合后电路的初始值是不确定的。如果信号初值会影响逻辑功能,则仿真过程可能会因验证不充分而错过查找出逻辑错误的机会。例如下面描述是不建议的:reg[31:0]wdata=32'b0;赋初值操作应该在复位状态下完成,也
一只迷茫的小狗
·
2022-11-20 21:45
verilog
FPGA
fpga开发
Verilog
语法
Verilog
语法
Verilog
简介
Verilog
是一种硬件描述语言,以文本形式来描述数字系统硬件的结构和行为的语言,用它可以表示逻辑电路图、逻辑表达式,还可以表示数字逻辑系统所完成的逻辑功能。
暴风雨中的白杨
·
2022-11-20 21:39
FPGA
fpga开发
verilog
Verilog
之数码管译码
参考文献:https://www.runoob.com/w3cnote/
verilog
-function.html一、代码修改参考文献中的测试代码有些不理解,自己稍作修改。
贱贱的剑
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2022-11-20 14:39
Verilog
Verilog
【CDC跨时钟域】两个模块之间握手-多bit
【
verilog
】CDC跨时钟域处理–多bit信号传输–两个模块之间握手题目:分别编写一个数据发送模块和一个数据接收模块,模块的时钟信号分别为clk_a,clk_b。两个时钟的频率不相同。
甜筒酱
·
2022-11-20 13:18
数字IC设计
fpga开发
【
verilog
】dual_port_ram
dual_port_ram代码大大小小还是都手撕一遍吧//dual_port_rammoduledual_port_ram#(parameterWIDTH=8,parameterDEPTH=16)(inputwclk,inputwenc,//写信号input[WIDTH-1:0]w_data,input[$log2(DEPTH)-1:0]w_addr,inputrclk,inputrenc,inp
甜筒酱
·
2022-11-20 13:18
数字IC设计
前端
fpga开发
【
Verilog
-HDLBits刷题】2022.02.25学习笔记
1、进行移位的时候,如果整体中只有个别位置的值是特殊的,则可以先统一赋值,然后将特殊位置的值再赋值一遍,覆盖掉之前的赋值,这样就可以减少很多麻烦。(当然用位拼接的方法也可以,但当位数过多时,容易混乱)例:移位的代码:always@(*)beginq_next=q[4:1];//Shiftallthebits.Thisisincorrectforq_next[4]andq_next[2]q_next
甜筒酱
·
2022-11-20 13:48
学习
fpga开发
verilog
Jupyter notebook 的安装教程
可进qq群进行相关
Verilog
知识交流:10730309561.安装jupyternotebook之前首先安装python3.7.4版本之所以首先安装python3.7.4,是因为python3.4之后版本才带有
悟影生
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2022-11-19 23:25
Jupyter
notebook
FPGA图像处理仿真实验——均值滤波
网上也能搜到均值滤波的
Verilog
代码,但是我感觉写的不够完善,我对网上已有的代码的理解是,当处理到某个像素点时,将该像素点左上方n*n的窗口内的像素求均值,来替代掉该像素点的像素值,但我认为这个和均值滤波的原理有出入
phil000
·
2022-11-19 14:26
fpga开发
图像处理
均值算法
[图像处理]3×3中值滤波的
verilog
实现
一、原理1.将连续输入的9个灰度值存入移位寄存器,并通过抽头形成3×3矩阵,而后通过组合逻辑输出9个数的中值。2.抽头原理因为数据存入shiftreg需要一拍的时间,若选用5、2抽头需要对input单独延迟一拍,本例选用6、3抽头以及input作为滤波矩阵的列输入,避免对input的单独延迟处理。每个时钟上升沿到来时,矩阵左列为抽头输入,其他列依次右移,如图所示。3.求中值算法①将9个数分成3组,
不会写代码的菜鸡
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2022-11-19 14:47
Verilog学习笔记
fpga开发
Quartus18.1实现D触发器及时序仿真
目录一、什么是D触发器二、门电路设计D触发器并仿真1、创建工程2、设计电路原理图文件3、编译4、仿真波形图三、调用D触发器实现并仿真1、创建工程2、新建电路原理图文件3、编译4、仿真波形图四、
verilog
chenyu128
·
2022-11-19 12:50
fpga开发
Verilog
常用语法
Verilog
常用语法该内容均可以在夏宇闻老师的《
Verilog
数字系统设计教程》第四版中找到,在此处只是便于回顾而已,没有书的可以参考,FPGA设计常用的都已经标出来了,有部分常用,但根C语言差不多的就没有标出来
归一大师
·
2022-11-17 14:24
FPGA
fpga
verilog
全平台轻量开源
verilog
仿真工具i
verilog
+GTKWave使用教程
文章目录前言关于Icarus
Verilog
i
verilog
的安装Windows下的安装Linux下的安装MacOS下的安装查看是否安装成功基本参数介绍参数-o参数-y参数-I参数-tvhdl
Verilog
whik1194
·
2022-11-17 14:24
verilog
gtkwave
iverilog
fpga
hdl
Build the Hack CPU with
Verilog
-- 陈硕
Solsticegiantchen_AT_gmail.com最近手痒,买了一本《计算机系统要素:从零开始构建现代计算机》http://www.china-pub.com/33880,把书中讲到的HackCPU用
Verilog
tony821224
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2022-11-17 14:53
CPU设计
build
input
output
module
less
算法
【write a toy cpu】环境搭建
这是一本非常棒的介绍cpu工作原理并且实践性很强的入门书籍,看完之后对CPU内部构造、MIPS指令集、流水线设计、
Verilog
编程都有了一定的了解。
傲决流云
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2022-11-17 14:22
计算机科学
CPU
linux
开发环境
ubuntu
一个简单LEGv8处理器的
Verilog
实现【三】【工具使用和编程规范】
文章目录一、简介二、编辑器(一)VIM/GVIM(二)编程流程三、仿真工具四、波形查看/Debug五、逻辑综合六、画时序图七、后端八、编程规范脚下留心博客结构安排本系列其他博客源码下载参考资料参考资料下载工欲善其事,必先利其器。本节博客,废话可能比较多,偏软文,但主要是为了给大家介绍这些工具的重要性,还是请大家耐心看完,对你IC设计很有帮助的。!!!一定要看完!!!一、简介可不要小看了这一节,为了
凳子花❀
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2022-11-17 14:22
Verilog
数字IC设计
vim
编辑器
linux
Verilog
FPGA学习(一)——
Verilog
简介
文章目录数电模电基础知识可编程的逻辑器件FPGA基础知识HDL
Verilog
简介原理图输入法
Verilog
与C的区别学习方法数电模电基础知识模拟电路:工作在模拟信号下的电子电路数字电路:工作在数字信号下的电子电路模拟信号在时间和数量上的变化都是
Jacky~~
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2022-11-17 14:52
fpga开发
学习
verilog
学习总结
2019年2月17日11:10:50年前到现在学习了下
Verilog
,这次效率比较高,估计是因为方法比较正确不写读书总结了,因为那样只是重复书上的知识点,现在假设我要给别人讲明白这个东西,我应该怎么讲,
haithink
·
2022-11-17 14:22
数字设计
verilog入门
数字设计
FPGA
数字电路
Build the Hack CPU with
Verilog
BuildtheHackCPUwith
Verilog
陈硕2009-04-18http://blog.csdn.net/Solsticegiantchen_AT_gmail.com最近手痒,买了一本《计算机系统要素
陈硕
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2022-11-17 14:21
Digital
Circuit
Design
with
Verilog
build
output
input
module
less
算法
北航计算机组成原理课程设计-2020秋 【系列完结】
Verilog
或ISE高级特性与自动化测试
北航计算机学院-计算机组成原理课程设计-2020秋PreProject-
Verilog
HDL与ISE
Verilog
或ISE高级特性与自动化测试本系列所有博客,知识讲解、习题以及答案均由北航计算机学院计算机组成原理课程组创作
走肖暂时无法接通
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2022-11-17 14:50
verilog
体系结构
cpu设计和实现(i
verilog
工具)
联系信箱:
[email protected]
】编写
verilog
的工具不少。大家熟知的modelsim、quartus和vivado都可以用来编写的。
嵌入式-老费
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2022-11-17 14:20
cpu设计和实现
fpga开发
VCS 工具学习笔记(1)
目录引言平台说明关于VCS能力
Verilog
仿真事件队列准备VCS工作介绍工作步骤支持工作机理编译命令格式编译选项示例仿真命令格式仿真选项示例库调用-y总结实践设计文件仿真文件编译仿真关于增量编译日志文件记录编译仿真接续进行
在路上,正出发
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2022-11-12 04:20
Synosys
Tool
vcs
verilog
IC学习笔记20——VCS的使用(二)VCS仿真基础知识
VCS全程是
Verilog
CompiledSimulator,其中包含PLI接口,可以调用C和C++一些程序。
海纳百川13
·
2022-11-12 04:17
IC学习
学习
IC学习笔记20——VCS的使用(一)仿真事件队列
一、VCS的
Verilog
仿真事件队列1.1仿真队列介绍数字仿真工具VCS是如何处理我们叫给他们的代码,如下图所示:第一步:将所有initial和always块和连续赋值语句读进去,将这些语句按照固定的顺应放到一个队列中
海纳百川13
·
2022-11-12 04:47
IC学习
学习
VCS学习总结!
1.VCS介绍VCS的全称是:
verilog
compiledsimulatorvcs主要用来动态仿真,检查功能问题;pt是静态时序分析,只是分析!dc将综合出来的代码,用来后仿真!会出现延迟(建立
杰之行
·
2022-11-12 04:10
VCS
vcs
VCS学习笔记(二)
三步法支持VHDL、
Verilog
和混合HDL编译。
aaaaaaaa585
·
2022-11-12 04:30
VCS
学习
fpga开发
Synopsys VCS 学习笔记
SynopsysVCS工具学习(更新中)参考资料:VCSUserGuide2019RTLSimulationusingVCS,ECE5745TutorialSimulating
Verilog
RTLusingSynopsysVCS
_筱竹_
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2022-11-12 04:29
工具使用
vcs
VCS User Guide学习笔记【使用精简版】
VCS_UG学习笔记除了说明性质的内容,关于命令和仿真,均是默认
Verilog
语言,暂不考虑System
Verilog
相关的内容。
_筱竹_
·
2022-11-12 04:29
工具使用
Verilog
HDL中有3类常量
整型整数的书写格式为:’位宽为对应二进制数的宽度,数字是基于进制的数字序列。常用的进制有:二进制(b或B);十进制整数(d或D);十六进制整数(h或H);八进制整数(o或O);例:8’b11000101//位宽为8位的二进制数110001013’o6//位宽为3位的八进制数68’ha3//位宽为8位的十六进制数a34’D3//4位十进制数3108//代表十进制数108//十进制的数可以缺省位宽和进
胖头小奶虎
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2022-11-09 03:19
数字电路
开发语言
fpga开发
Verilog
HDL中的数据类型
Verilog
HDL有两大类数据类型:线网类型和寄存器类型线网类型(netstype)表示
Verilog
结构化元件间的物理连线。它的值由驱动元件的值决定,例如连续赋值或门的输出。
胖头小奶虎
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2022-11-09 03:19
数字电路
fpga开发
开发语言
Verilog
HDL语言要素
Verilog
HDL语言要素
Verilog
HDL的基本要素,包括标识符、空白符、注释、数值和字符串、数据类型及运算符等。
胖头小奶虎
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2022-11-09 03:18
数字电路
fpga开发
开发语言
verilog
之组合逻辑电路(附代码)
1.编码器和译码器刚开始听
verilog
的时候,估计都听过3-8译码器,但是听过编码器吗?编码器和译码器可以将不同
杰之行
·
2022-11-09 03:51
verilog
组合逻辑电路
verilog
逻辑功能的几种基本描述方法
将
Verilog
预定义的基元实
胖头小奶虎
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2022-11-09 03:09
数字电路
开发语言
fpga开发
【前端验证】被动响应型uvm_model环境搭建——以握手型ram_model为例
因为我是从vmm入门的,而vmm方法学是更加接近于朴素的system
verilog
验证思路,因此环境搭建比较散当然也比较灵活。
moon9999
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2022-11-07 10:42
芯片前端验证
芯片
verilog
UVM
神经网络压缩的方式与实验
写下本文的时间是2020年4月份,三年级寒假刚开始,我便为了完成这项工作开始从头学起MachineLearning的理论基础,并且在了解过一些开源的
Verilog
-CNN的项目之后,一直存在着一些疑惑,
南工小王子
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2022-11-06 14:27
EE攻城狮
FPGA硬件工程师
Verilog
面试题(三)
个人主页:嵌入式基地系列专栏:FPGA
Verilog
习题专栏网上关于嵌入式的面试练习网站很少,这里给大家推荐一款
Verilog
在线刷题神器,从基础到大厂面试题点击跳转刷题网站进行注册学习微信公众号:嵌入式基地
嵌入式基地
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2022-11-03 19:20
牛客网FPGA面试刷题专栏
fpga开发
面试题
嵌入式
嵌入式硬件
verilog
Modelsim 报错 near “=“: syntax error, unexpected ‘=‘.
按照
Verilog
源程序写法如下:moduleshift;reg[3:0]start,result;initial;begin;start=1;result=(start<<2);endendmoduleTranscript
NeilMonroe
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2022-10-26 12:51
fpga开发
数字IC前端笔试常见大题整理(简答+手撕)
目录1.简述latch与FF的区别,并用
verilog
分别实现1bitlatch与DFF。2.IC设计中reset的设计通常有同步reset和异步reset两种方式。
长水曰天
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2022-10-25 07:46
秋招合集
数字电路设计
数字电路验证
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