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ise
FPGA 解析PS2游戏手柄
常用到的通讯方式之一就是SPI协议,SPI(SerialPeripheralInterface–串行外设接口)总线系统是一种同步串行外设接口,通常通过四根线即可实现通讯使用对象:PS2游戏手柄使用环境:
ISE
14.7
我喜欢你就像
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2020-07-12 15:58
FPGA
(转)FPGA从Xilinx 的7系列学起(1)
FPGA进入到一个工艺越来越牛的境界,很多人在学习FPGA的时候还在墨守陈规的从Spartan3学起,还是在
ISE
开始着手,总是觉得工艺是类似的,方法也是类似的。
宁为未央
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2020-07-12 10:39
ISE
中FIFO IP核的Standard FIFO和First-word-Fall-Through模式的仿真比较
ISE
下的FIFOIP核有StandardFIFO和First-word-Fall-Through两种模式,相对于标准模式FWFT(First-word-Fall-Through)可以不需要读命令,自动的将最新数据放在
weixin_30414305
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2020-07-12 05:16
EVE上传Dynamips和IOL
镜像保存目录:/opt/unetlab/addons---/dynamipsDynamips镜像保存目录---/iolIOL镜像保存目录(运行IOU的镜像)---/qemuQEMU镜像(运行ASAv、
ISE
weixin_30405421
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2020-07-12 05:39
ISE
的IP核clocking wizard使用和例化
datasheet:https://www.xilinx.com/support/documentation/ip_documentation/clk_wiz/v4_2/pg065-clk-wiz.pdf这个时钟模块的功能主要有:主要的功能有:①可以设置两个输入时钟,最多7个时钟输出。⑤可以支持不同相位和占空比的需求。⑥支持扩频技术。如何使用?首先在在第一个工程的基础上,我们添加一个Clockin
橙色半瓶水
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2020-07-11 23:14
FPGA
XILINX
testbench
第一次接触FPGA至今,总结的宝贵经验
后来读研究生,工作陆陆续续也用过QuartusII、FoundaTIon、
ISE
、Libero,并且学习了verilogHDL语言,学习的过程中也慢慢体会
shaobojiao
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2020-07-11 22:48
ISE
_FIFO_IP核接口测试
引荐博文:xilinxFIFO的使用及各信号的讨论XilinxISEFIFO读写操作仿真学习这两篇博文都很好,一共介绍了两种比较全面的fifo数据接口测量方案。下面进行博主自己的fifo_ip测试。接口代码这里是生成的ip核的代码接口fifo_ipfifotest(.rst(rst),//inputrst.wr_clk(wr_clk),//inputwr_clk.rd_clk(rd_clk),//
ty_xiumud
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2020-07-11 20:17
FPGA逻辑篇
Jmeter实现只打开GUI界面,不用再弹出DOS窗口
jmeter.bat打开,这种方式打开如果把DOS窗口关掉,jmeter也会跟着一并关掉,解决这种问题的办法:Windows系统快捷键win+r,输入cmd打开命令提示符窗口,输入powershell_
ise
Of_the
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2020-07-11 19:56
Jmeter学习
vivado 2018.3安装
Xilinx采用的是
ISE
和vivado;Altera采用的是quartusII。
knitzj
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2020-07-11 19:42
FPGA(现场可编程门正列)
LeetCode 最后一个单词的长度(Length of Last Word)
HelloWorld”输出:5思路以空格为分隔符拆开为字符串数组,取最后一个字符串的长度即可publicintlengthOfLastWord(Strings){s=s.trim();if(s==null||s.
isE
昨夜星辰,昨夜风
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2020-07-11 17:13
算法
LeetCode练习题
LeetCode
ISE
ip核调用RAM 与 RAM模式的时序分析
1.配置IP核可以参考网上教程,有很多,这里不做赘述。注意的是本次使用的是单端口RAM,在设置时,人为勾选了ena片选信号。2.关于配置RAM时的数据宽度和深度问题。答:数据宽度规定为8位,数据深度本来定义18根地址总线[17:0],把深度在设置中定义为18。但在初始化端口中显示addr只有4位,故重新定义深度为2的18次方为262144。3.实例化RAM代码(verilog),这里top文件包含
dbm95262
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2020-07-11 04:13
Xilinx FIFO IP核仿真没有数据输出和空满信号错误的解决
原因:
ISE
自动生成了.do文件仿真,本放着生成的.do代码如下:问题出现在24行。编译了FIFO_W8_D32.v,同时编译了FIFO_W8_D32_s
HengZo
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2020-07-10 21:13
Verilog
多通道Aurora 8b10b核收发通信
程序编写完毕后,在
ISE
14.7工具进行编译阶段,遇到各个GTXE2_CHANNEL链路通道与GTXE2_COMMON参考时钟管理单元二者位置不匹配的问题,见下文图1所示。1问题分析由上述log信
CAOXUN_FPGA
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2020-07-10 20:47
FPGA应用篇
FPGA-
ISE
软件安装win8win10不兼容问题and license添加不上解决方案
1在安装目录下,我这里是D:\
ISE
_14.7\14.7\
ISE
_DS\
ISE
\lib\nt64中找到libPortability.dll和libPortabilityNOSH.dll两个文件夹,其中将原来的
Vuko-wxh
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2020-07-10 10:17
FPGA专栏
基于SRIO总线的高速通信
UserInterface2.1I/O端口(I/OPort)2.2消息端口(MessagingPort)2.3寄存器空间(RegisterSpace)2.4数据包格式2.5时钟2.6复位3、SRIO工程创建3.1
ISE
工作使我快乐
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2020-07-09 22:10
FPGA基础进阶
关于
ISE
与win8和win10不兼容性解决办法
ISE
自从14.7版本以后均没有更新,安装在WIN8和WIN10上是打不开64bit版本的,网上有人把快捷方式改成了32bit版本,虽然可以打开,但是不支持以前64bit版本工程,解决方案主要参考以下:
现代楼
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2020-07-09 17:59
FPGA学习
无线通信
ISE
win10不兼容性
基于Verilog的fifo的设计研究
仿真工具:
ISE
14.4一、FIFO简单讲解FIFO的本质是RAM,先进先出重要参数:fifo深度(简单来说就是需要存多少个数据)fifo位宽(每个数据的位宽)FIFO有同步和异步两种,同步即读写时钟相同
jpf524
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2020-07-09 01:43
JAVA集合框架不同的特点
List集合:List集合是有序集合,是允许重复值存在的集合,常见的方法有size(),
isE
菜鸟的自我素养
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2020-07-08 21:12
java
集合框架
一句话阐述 SpringUtils isEmpty( ) 和 isBlank 的区别
空字符串StringUtils.isEmpty("")=true//有内容,但内容为空格参数StringUtils.isEmpty("")=false 2、StringUtils.isBlank则是在
isE
weixin_42652696
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2020-07-08 20:07
随笔记录
Ubuntu下
ISE
14.7的license无法导入的问题
尝试在用户目录下新建文件夹.Xilinx,把license放在里面也提示没有找到license:Alicensewasnotfoundfor'
ISE
'feature.
珠箔飘灯
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2020-07-08 17:10
EDA工具介绍(数字设计)
FPGA设计基本设计工具,QUARTUS,
ISE
,Synplifypro,Modelsim.主流FPGA器件主要是两家,Altera和Xilinx。
weixin_30781775
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2020-07-08 14:15
Xilinx
ISE
多功能移位寄存器仿真及Basys2实验板实验
移位寄存器实现Verilog代码:`timescale1ns/1psmoduleadd(inputclk,inputreset,input[1:0]s,inputdl,inputdr,input[3:0]d,outputreg[3:0]q);always@(posedgeclkornegedgereset)if(~reset)beginq<=4'b0000;endelsebegincase(s)2
cloud_os
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2020-07-08 01:01
FPGA
EDA技术与实验学习笔记
1.绪论FPGA/CPLD开发套件阿尔特拉Altera:MAX+plus、QuartusII赛灵思Xilinx:Fundation、
ISE
、VivadoCPLD(ComplexProgrammableLogicDevice
菜鸡z先生
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2020-07-07 23:23
嵌入式学习笔记
IC、FPGA验证学习
期间还要学会FPGA的开发流程,
ISE
或者vivado软件
南国之邱
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2020-07-07 21:47
FPGA
异步fifo实现(无fifo IP核)
前面分享了一篇基于
ise
的fifo实现,主要是调用了ip核,并且设置了一系列标志符号。这篇博文主要是通过调用一个双口的ramIP核,编写相对应的读和写控制模块来实现一个异步fifo。
逍遥~
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2020-07-07 12:41
FPGA
随笔~~fifo的简单实现(
ise
)
1.在
ise
软件中,调用了一个8x256的同步fifoIP核,其主要配置如下图所示,接口类型选择了Native,而AXI4类型
逍遥~
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2020-07-07 12:08
FPGA
动词,名词记忆(2):
ise
,ize,en后缀常用词
ise
,ize,sh也是比较常用的后缀.为便于记忆
ise
可以看成,isee的缩写嘛.s,z的发音经常把你搞混淆了.所以这里干脆也混一起好了.ize,
ise
后缀是动词居多en嘛看成end的缩写.en做后缀的词名词居多
iteye_3619
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2020-07-07 11:02
Xilinx Spartan-6 使用 PLL IP 核
下面就以Spartan-6(xc6slx9)为模板,创建一个PLLIP来使用(既然是SP-6那么就是用的
ISE
了)。外部输入25MHz接到全局时钟输入口。
爱洋葱
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2020-07-06 12:25
Xilinx
FPGA
Vivado 在线调试之 ILA 核
ILA核相当于在线的逻辑分析仪,
ISE
上叫做Chipscope,Vivado下叫ILA;添加ILA核的方式比较简单,首先在Vivado集成环境中添加ILAIPCore:1、点击IPCatalog,搜索ila
爱洋葱
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2020-07-06 12:25
Vivado
spartan6—clocking wizard_时钟输出接普通I/O口遇到的问题及解决方案
设计任务:调用spartan6—clockingwizard的IP核,完成时钟从100M到10M的转换开发环境:XP系统下编译环境:
ISE
12.2/SP3,
ISE
(XST)综合工具通过综合仿真环境:
ISE
12.2
zhenzhen90
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2020-07-06 12:24
FPGA
Xilinx VIVADO中DDR3 IP核的使用(1)
VIVADO中migIP的调用与仿真环境的搭建项目简介简述MIGIP建立的步骤MIG自带示例工程的搭建MIG仿真环境的搭建MIG仿真测试模块的代码MIG仿真现象结束语项目简介简述学完了
ISE
软件对应MIG
朽月
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2020-07-06 12:23
FPGA
Xilinx
ISE
中DDR3 IP核的使用(1)
ISE
中migIP的调用与仿真环境的搭建项目简介简述MIGIP建立的步骤MIG自带示例工程的搭建MIG仿真环境的搭建仿真结果结束语项目简介简述Xilinx的MIGIP核是官方给出的DDR驱动,是一个FPGA
朽月
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2020-07-06 12:22
FPGA
ZYNQ 调试遇到的问题
commandnotfound.(1)开发平台:软件版本14.3ISEDesignSuiteEmbededEdition(14.3)+VivadoDesignEdition(2012.3).下载文件名称:Xilinx_
ISE
_DS_Win
Ye__sea
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2020-07-06 10:00
Xilinx_Zynq开发
xilinx
ise
下载地址
10.1ied2k://|file|Xilinx_
ISE
_DS_v10.1.iso|6345773056|5211e011944e70e0e682b3f90a613695|9.1ihttp
荷兰风车
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2020-07-06 10:55
FPGA
Xilinx
ISE
生成rom/ram IP核
得到的coe文件格式如下,第一行表示2进制,后面表示要存的数据,用逗号隔开,最后一行末尾是分号,如下图:如何用
ISE
生成romIP核?在
ISE
中用CORE
Chris9191
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2020-07-06 10:01
FPGA
FPGA 内部双口块RAM 读写实现
在
ISE
下实现对FPGA内部块RAM的读写代码:moduleTOP(inputUSER_CLK);`defineDL
yanglong890124
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2020-07-06 10:49
FPGA
zedboard--单独PL实验(四)
至于
ise
14.2的安装不是一件很难的事情,这里就跳过了。之前用altera的quartusII,用xilinx的软件有一些不习惯。
iverson1991
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2020-07-06 09:22
zedboard学习
zedboard
ISE
调用Notepad++的方法
1、
ISE
下点击菜单Edit->Preferences->Editor2、在Editor选项框里选择Custom,在Commandlinesyntax文本框里输入路径,如:{C:/ProgramFiles
xiao_du_
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2020-07-06 08:13
verilog
局部动态可重配置体会
ISE
6.3版本的局部动态可重配置开发流程是以X
初心依旧在
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2020-07-06 08:12
FPGA学习之设计平台学习:win10用
ISE
14.7 OPEN project闪退
当时使用的是spartan3开发板,软件使用的
ISE
14.7。
茗絮封芯
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2020-07-06 07:06
vivado----fpga硬件调试 (一)----mark_debug
最近两个月开始用Vivado做项目,之前一直用
ISE
开发,个人觉得
ISE
方便好用,而Vivado编译又慢,还占内存,打开一个工程就需要好半天,可视化界面感觉也没什么用处,不如模块化的代码来的简单,而且还有一些
长弓的坚持
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2020-07-06 07:05
FPGA开发
如何将自己写的verilog模块封装成IP核(一)
平台与材料一个写好的工程,综合通过,不用布局布线,
ISE
或Vivado皆可。如果是
ISE
,需要在properties里取消选中iobuf。这样就只能被当做内部模块调用了。
长弓的坚持
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2020-07-06 07:05
FPGA开发
vivado----fpga硬件调试 (二)----mark_debug
Vivado和
ISE
相比ChipScope已经大幅改变,很多人都不习惯。在
ISE
中称为ChipScope而Vivado中就称为insystemdebug。
长弓的坚持
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2020-07-06 07:05
FPGA开发
vivado----fpga硬件调试 (六)----数据导出
在
ISE
开发环境下,一般是这样处理:1.ChipScope中将需要的数据导出为.prn或者.txt文件2.在MATLAB中使用函数xlLoadChipScopeData()将文件导入缓存。
长弓的坚持
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2020-07-06 07:34
vivado的综合与实现策略怎样设置
问题:1、vivado的综合与实现策略较
ISE
减少了许多选项,个人感觉无法正确控制综合和实现的结果,综合后大量信号都被优化掉或被改名,严重降低了调试效率,请教高手如何解决?能否全面设置综合与实现策略?
长弓的坚持
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2020-07-06 07:34
FPGA开发
Vivado Hardware Manager的使用
HardwareManager是集成在VIVADO中的片上调试工具,功能类似于
ISE
套件中的Chipscope,但功能更加强大,且使用更加方便。
长弓的坚持
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2020-07-06 07:33
Vivado使用
ISE
14.7无法生成DDS IP核的解决办法
"E:/*/ipcore_dir/tmp/./_cg/_dbg/./dds_compiler_v4_0/sin_cos.vhd"line228:Realoperandisnotsupportedinthiscontext.ERROR:sim-ERROR:sim-Processwillterminate.Fortechnicalsupportonthisissue,pleaseopenaWebCas
长弓的坚持
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2020-07-06 07:33
FPGA开发
ISE使用
Matlab生成Xilinx Rom IP CORE的初始化内容coe文件
ISE
或QuartusII软件本身具备的初始化功能对于较小的rom是行之有效的,但面对大容量的rom时就显得捉襟见肘了。而matlab作为一神器,在这时就有了用武之地。
长弓的坚持
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2020-07-06 07:02
FPGA开发
FPGA开发板之如何把程序烧录到PROM里
使用环境:
ISE
14.7和BASYS2开发板1.打开iMPACT首先,在生成ProgrammingFile无误后,
我喜欢你就像
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2020-07-06 07:26
FPGA
fpga/嵌入式硬件初级工程师必备链接(不定时更新)
1、工具使用类:01、示波器使用方法:https://wenku.baidu.com/view/ed1d50276ad97f192279168884868762caaebb01.html02、
ISE
中ChipScope
我是大马猴
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2020-07-06 06:22
verilog
fpga
工具
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