E-COM-NET
首页
在线工具
Layui镜像站
SUI文档
联系我们
推荐频道
Java
PHP
C++
C
C#
Python
Ruby
go语言
Scala
Servlet
Vue
MySQL
NoSQL
Redis
CSS
Oracle
SQL Server
DB2
HBase
Http
HTML5
Spring
Ajax
Jquery
JavaScript
Json
XML
NodeJs
mybatis
Hibernate
算法
设计模式
shell
数据结构
大数据
JS
消息中间件
正则表达式
Tomcat
SQL
Nginx
Shiro
Maven
Linux
ise
FPGA零基础学习:LED流水灯设计
后续会陆续更新Xilinx的Vivado、
ISE
及相关操作软件的开发的相关内容,学习FPGA
FPGA技术江湖
·
2020-07-29 23:05
FPGA零基础学习系列
初学者必备
FPGA零基础学习:数码管驱动设计
后续会陆续更新Xilinx的Vivado、
ISE
及相关操作软件的开发的相关内容,学习FPGA
FPGA技术江湖
·
2020-07-29 23:05
FPGA零基础学习系列
初学者必备
FPGA零基础学习:IP CORE 之 FIFO设计
后续会陆续更新Xilinx的Vivado、
ISE
及相关操作软件的开发的相关内容,学习FPGA
FPGA技术江湖
·
2020-07-29 23:34
FPGA零基础学习系列
初学者必备
FPGA零基础学习:SPI 协议驱动设计
后续会陆续更新Xilinx的Vivado、
ISE
及相关操作软件的开发的相关内容,学习FPGA
FPGA技术江湖
·
2020-07-29 23:34
FPGA零基础学习系列
初学者必备
FPGA零基础学习:UART协议驱动设计
后续会陆续更新Xilinx的Vivado、
ISE
及相关操作软件的开发的相关内容,学习FPGA
FPGA技术江湖
·
2020-07-29 23:34
FPGA零基础学习系列
初学者必备
ISE
14.7 安装教程及详细说明
后续会陆续更新Xilinx的Vivado、
ISE
及相关操作软件的开发的相关内容,学习FPGA
FPGA技术江湖
·
2020-07-29 23:34
FPGA零基础学习系列
初学者必备
FPGA
ise安装教程
ISE详细说明
Xilinx FPGA 开发流程及详细说明
后续会陆续更新Xilinx的Vivado、
ISE
及相关操作软件的开发的相关内容,学习FPGA
FPGA技术江湖
·
2020-07-29 23:34
FPGA零基础学习系列
初学者必备
FPGA零基础学习:IP CORE 之 RAM 设计
后续会陆续更新Xilinx的Vivado、
ISE
及相关操作软件的开发的相关内容,学习FPGA
FPGA技术江湖
·
2020-07-29 23:03
FPGA零基础学习系列
初学者必备
FPGA零基础学习:IP CORE 之 PLL设计
后续会陆续更新Xilinx的Vivado、
ISE
及相关操作软件的开发的相关内容,学习FPGA
FPGA技术江湖
·
2020-07-29 23:02
FPGA零基础学习系列
初学者必备
在FPGA中何时用组合逻辑或时序逻辑
后续会陆续更新Xilinx的Vivado、
ISE
及相关操作软件的开发的相关内容,学习FPGA
FPGA技术江湖
·
2020-07-29 23:02
FPGA零基础学习系列
初学者必备
fpga
组合逻辑
时序逻辑
FPGA零基础学习:IP CORE 之 ROM设计
后续会陆续更新Xilinx的Vivado、
ISE
及相关操作软件的开发的相关内容,学习FPGA
FPGA技术江湖
·
2020-07-29 23:02
FPGA零基础学习系列
初学者必备
ise
原理图混合设计
原理图设计方法的主要支撑是功能强大,分门别类的器件库。器件库原件通用性差导致了原理图设计的可移植性差。常常会方式这种情况,当设计实现的芯片型号或者提供厂家变化后,整个原理图需要做较大的修改甚至全部重新设计。为了克服原理图设计可移植性差等缺点,硬件描述语言(HDL)应运而生。硬件描述语言可移植性好,可维护性高,利于超大规模设计。原理图设计仅仅是一种辅助设计方法,其常用的场合是在混合设计中。在混合设计
mdy09
·
2020-07-29 21:18
软件使用
关于FPGA顶层模块
而今天遇到一个尴尬的问题,无论我怎么在顶层实例化信号,在
ISE
的综合RTL图里的信号线总是连接不上。后来发现,不能无脑直接改引用信号,而是用你需要用到的输入信号去引用输出信号,输出信号保持调用自身。
emperor_strange
·
2020-07-29 18:36
FPGA概念理解之:Xilinx的Vivado与
ISE
区别
ISEXilinxISEDesignSuite(百度百科)是利用新技术来降低总设计成本的电子设计套件软件,借助XilinxISEDesignSuite的突破性技术提高系统级设计效率并加快产品投产。ISEDesignSuite采用各种方法来实现团队设计、功耗优化以及简化IP集成,从而分发挥Xilinx目标设计平台在配置逻辑、嵌入式和DSP设计方面的潜力。VivadoVivado是Xilinx公司于2
Quant_Learner
·
2020-07-29 04:29
FPGA
XDC约束技巧之时钟篇
Xilinx©的新一代设计套件Vivado中引入了全新的约束文件XDC,在很多规则和技巧上都跟上一代产品
ISE
中支持的UCF大不相同,给使用者带来许多额外挑战。
长弓的坚持
·
2020-07-28 23:23
FPGA静态时序分析
使用iServer JAVA API访问iServer空间分析服务进行叠加分析示例
###一、创建JAVA工程&主类创建一个Java工程,工程下新建lib文件夹,复制%
iSe
supermapsupport
·
2020-07-28 12:57
云GIS
Codeforces 914G Sum the Fibonacci
(sa|sb)(sa|sb)&scsc&(sd(sd^se) = 2
ise
) = 2iforsomeintegeri3.sasa&sb = 0sb = 0求∑fib(sa|sb) ∗ fib(sc) ∗
dasinlsb
·
2020-07-27 21:48
BZOJ
基于FPGA利用FFT,CORDIC分析数据频谱
而且也是很重要的一个题目,涉及的知识点非常多,有信号生成,FFT分析,CORDIC计算也包括Matlab软件,
ISE
软件,Modelsim,Debussy的使用等。
Moon_3181961725
·
2020-07-15 18:35
专题研究
FFT8.0
ISE
例化:FFT_ipyour_instance_name(.aclk(aclk),//inputaclk.s_axis_config_tdata(s_axis_config_tdata),//input
zhangduojia
·
2020-07-15 12:17
fpga
matlab
&
fpga
Vivado SPI Flash程序下载
由于Vivado下载程序步骤和
ISE
有较大差异,特此写此文章,希望对大家有所帮助。
家穷人瘦
·
2020-07-15 10:32
FPGA
Vivado清理和压缩工程的方法
前言vivado和
ISE
的使用差别很大,Vivado是专门针对7系列和以后系列的FPGA/APSOC进行高效设计的工具,特别是最近提出的UltraFast设计方法,能够极大地提高开发效率。
长弓的坚持
·
2020-07-15 09:32
FPGA开发
vivado----fpga硬件调试 (七)----数据导出并用MATLAB读取
Vivado套件中的Debugger(类似
ISE
套件中的ChipScope)提供了在本地窗口中查看硬件实时数据的途径,但是无法导出类似ChipScope中的.prn这种文本数据格式,只能通过write_hw_ila_data
长弓的坚持
·
2020-07-15 09:32
FPGA开发
Xilinx
ISE
开发过程中生成的各种文件(一)
电路设计与输入-->功能仿真-->综合优化-->实现过程(翻译、映射、布局布线3个小步骤)-->烧写芯片,在线调试综合优化:XST:全称为XilinxSynthesisTechnology,这是XilinxISE里面附带的一个免费的综合工具。Synplify生成文件:netlist网表文件标准edif文件*.edf;综合约束传递文件*.ncf;结构级视图文件*.srs;有限状态机编码文件*.fse
长弓的坚持
·
2020-07-15 09:32
FPGA开发
ISE
中显示IP核的图形化界面
在学习别人的Verilog代码时,常常会遇到人家设置好的IP核,但是自己要用.v文件看,非常麻烦。百度了很多也没有满意的结果,最后终于找到了方法,现贴出来,希望可以解决很多跟我有同样困惑的同学比如例化一个PLL时钟的IP核。采用图形化界面,则为:首先,选择PLL的IP核然后,进行参数选择选择完毕后,生成.xco文件,用于图形化显示这时如果双击小灯泡,会出现与上图相同的结果。然后将其用.v文件显示在
csdn熊熊
·
2020-07-15 01:34
ise-教程
ip核
图形化显示
vivado设计流程
vivado是xilinx公司出的一款新型开发工具,与之前的
ISE
设计流程的区别就是它采用统一的数据模型。
魔亦有道
·
2020-07-15 01:53
Zedboard学习
vivado入门与提高
ISE
添加IP核并仿真
1.打开
ISE
软件,新建工程:File->Newproject,然后填入工程名及工程路径2.工程设置,根据FPGA板子设置3.加入设计文件,在Design一栏中的Hierarchy中右键,选择Newsource
孤胆星君
·
2020-07-15 00:05
zedboard(zynqXC7Z020)入门实验之PS_GPIO的使用(MIO)
本人开发环境(其他zynq开发环境也可以的):WIN7;
ISE
14.4(14.1以上就可以);Zedboard开发板;zynq里含有双核cortex-a9,那么如何使用arm自带的GPIO口而不通过AXI
tianhen791
·
2020-07-14 23:45
zynq
quartusII和
ISE
调用Notepad++并且实现错误高亮定位的方法
以QuartusII11.1、
ISE
13.2、Notepad++v5.9.6.2为例。
sky418974783
·
2020-07-14 22:39
fpga工具
bbs
文本编辑
command
c
ISE
工程导入Vivado
在介绍工程模式下的设计方式时,提到了Vivado一个选项ImportedProject能够导入本由synplify、xst或者
ISE
设计套件所创建的RTL工程数据。
风中少年01
·
2020-07-14 17:06
Vivado
ISE
ngc文件生成与调用说明
1.打开
ISE
2.新建工程3.将需要处理的.v文件通过AddSource加入工程中,添加后的工程列表如下图所示。4.右键Synthesize-XST,选择ProcessProperties进行设置。
围坐在河边的青草地
·
2020-07-14 17:31
vivado中dcp的使用
发表于2014/9/417:14:36阅读(2838)评论(2)Vivado相比与
ISE
的一个进步就在于整个软件是一个整体,而不像
ISE
,分为多个独立的软件进行协同工作。
qijitao
·
2020-07-14 16:32
FPGA
vivado新建工程时的小记录
vivado是xilinxFPGA的IDE,现在新器件基本就用这个工具来开发了,
ISE
已不更新了!刚接触vivado时发现它比较啰嗦,生成的文件夹和无用文件太多,到现在为止,我还是这样觉得!
mkelehk
·
2020-07-14 14:27
FPGA
Vivado调试相关
文章目录我的调试习惯在
ISE
中的用法在Vivado中的用法使用ChipScope观测核使用ILA观测核Waveform颜色设置virtualbususer-defineprobe结语我的调试习惯在各个子模块中预留调试端口
山音水月
·
2020-07-14 13:51
#
Vivado
vivado笔记
Vivado主界面Vivado套件,相当于把
ISE
、ISim、XPS、PlanAhead、ChipScope和iMPACT等多个独立的套件集合在一个Vivado设计环境中,在这个集合的设计流程下,不同的设计阶段我们采用不同的工具来完成
kobesdu
·
2020-07-14 13:59
zynq
ZYNQ学习之路
vivado中TCL的使用
与之前的
ISE
设计套件相比,Vivado可以说是全新设计的。无论从界面、设置、算法,还是从对使用者思路的要求,都是全新的。
kobesdu
·
2020-07-14 13:59
zynq
ZYNQ学习之路
ise
14.7 XST.exe停止工作
最近在
ISE
14.7上使用srio时,
ise
在XST时会莫名提示xst.exe停止工作。如下图:在有些电脑上,点击“调试程序”,弹出如下界面,选择“NO”,可以继续下去。
kkg89
·
2020-07-14 13:20
工作记录
xst.exe停止工作
VIVADO XDC约束注意事项
原文地址:http://xilinx.eetrend.com/d6-xilinx/blog/2016-06/10241.html在
ISE
时代,使用的是UCF约束文件。
知芯科技
·
2020-07-14 12:57
FPGA
ISE
打开verilog工程无法显示源文件问题
问题1:windows主题不对打开工程后,双击工程管理区的源文件,在源文件编辑区不显示源文件,只显示一个类似于对话框的最下面的滚动条部分,而且这个还像一个逃逸按扭似的,你用鼠标根本点击不到它,你在它上面一点击,它就到别的地方了。如下图所示:此问题是由于windows主题选择不对,解决办法当然是更改windows主题即可。右击桌面——属性,如下图:将主题选择为windowsXP或其它合适的主题即可解
jbb0523
·
2020-07-14 12:23
ISE&ModelSim使用
Vivado开发工具熟悉之XDC约束文件
但是在实际工程移植过程中,发现Vivado开发中最不一样的地方还是约束这里,这里把约束相关的一些与
ISE
不同的地方,和Vivado新增加的关于约束的工具总结一下。1,vivado约束文件参考
celery1124
·
2020-07-14 08:48
Vivado
Vivado各个过程产生的文件与
ISE
的对比
details/51658407在XilinxISE中不同的操作都有不同的文件类型对应,例如综合、布局、布线、生成比特流等都会产生特定格式的文件,在vivado中也是一样,只不过在vivado中,文件的格式相比于
ISE
李锐博恩
·
2020-07-14 05:47
Verilog/FPGA
实用总结区
ISE
Text Editor与notepad++之中文乱码解决方法
原文网址:http://blog.chinaaet.com/crazybird/p/40050做FPGA设计的我们大都知道,
ISE
自带的文本编写器使用起来很不方便,工作效率低下。
Chauncey_wu
·
2020-07-14 04:17
verilog
Vivado开发过程中生成的主要文件
在XilinxISE中不同的操作都有不同的文件类型对应,例如综合、布局、布线、生成比特流等都会产生特定格式的文件,在vivado中也是一样,只不过在vivado中,文件的格式相比于
ISE
中更加同一。
长弓的坚持
·
2020-07-14 03:42
Vivado使用
Vivado如何清理工程并保证不缺失必要文件
一、Vivado如何清理工程并保证不缺失必要文件前言vivado和
ISE
的使用差别很大,Vivado是专门针对7系列和以后系列的FPGA/APSOC进行高效设计的工具,特别是最近提出的UltraFast
Upsame
·
2020-07-14 00:34
FPGA
vavado----design with IP
vivado中designwithip相比于
ise
感觉还是改进了。
Buyi_Shizi
·
2020-07-14 00:09
xilinx
pcie
FPGA
ISE
约束文件UCF的基本语法
首先声明,UCF约束文件其中的语法也有很多,笔者也不是特别清楚,因为目前所做项目中并没有遇到。在目前遇到的项目中经常用到的语法,做一下总结,也希望能给新人朋友提供一个学习的思路。(一)约束的分类:利用FPGA进行系统设计常用的约束主要分为3类。(1)时序约束:主要用于规范设计的时序行为,表达设计者期望满足的时序条件,知道综合和布局布线阶段的优化算法等。(2)布局布线约束:主要用于指定芯片I/O引脚
hucc0706
·
2020-07-13 05:50
XILINX
ISE
调用Vim、Emacs、Notepad++、UE等第三方编辑器editor
在做大的工程的时候,用
ISE
自带的编辑器就比较不方便了,下面是常用的几种编辑器。一、使用Vim(ViImprovement)1.在
ISE
里面指定Vim作为默认编辑器。
ExpertCode
·
2020-07-13 04:45
ISE
FPGA 解析PS2游戏手柄
常用到的通讯方式之一就是SPI协议,SPI(SerialPeripheralInterface–串行外设接口)总线系统是一种同步串行外设接口,通常通过四根线即可实现通讯使用对象:PS2游戏手柄使用环境:
ISE
14.7
我喜欢你就像
·
2020-07-12 15:58
FPGA
(转)FPGA从Xilinx 的7系列学起(1)
FPGA进入到一个工艺越来越牛的境界,很多人在学习FPGA的时候还在墨守陈规的从Spartan3学起,还是在
ISE
开始着手,总是觉得工艺是类似的,方法也是类似的。
宁为未央
·
2020-07-12 10:39
ISE
中FIFO IP核的Standard FIFO和First-word-Fall-Through模式的仿真比较
ISE
下的FIFOIP核有StandardFIFO和First-word-Fall-Through两种模式,相对于标准模式FWFT(First-word-Fall-Through)可以不需要读命令,自动的将最新数据放在
weixin_30414305
·
2020-07-12 05:16
EVE上传Dynamips和IOL
镜像保存目录:/opt/unetlab/addons---/dynamipsDynamips镜像保存目录---/iolIOL镜像保存目录(运行IOU的镜像)---/qemuQEMU镜像(运行ASAv、
ISE
weixin_30405421
·
2020-07-12 05:39
上一页
6
7
8
9
10
11
12
13
下一页
按字母分类:
A
B
C
D
E
F
G
H
I
J
K
L
M
N
O
P
Q
R
S
T
U
V
W
X
Y
Z
其他