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【数字IC手撕代码】Verilog伪随机数生成器|线性反馈移位寄存器|题目|原理|设计|仿真
Verilog伪随机数生成器[线性反馈移位寄存器]前言题目原理移位寄存器反馈回路Update反馈回路
RTL
设计Testbench设计仿真分析参考资料前言本系列旨在提供100%准确的数字IC设计/验证手撕代码环节的题目
myhhhhhhhh
·
2022-06-29 10:09
数字IC手撕代码
fpga开发
verilog
fpga
芯片
面试
【数字IC手撕代码】Verilog同步FIFO|题目|原理|设计|仿真
Verilog同步FIFO前言题目原理
RTL
设计Testbench设计仿真分析前言本系列旨在提供100%准确的数字IC设计/验证手撕代码环节的题目,原理,
RTL
设计,Testbench和参考仿真波形,每篇文章的内容都经过仿真核对
myhhhhhhhh
·
2022-06-29 10:08
数字IC手撕代码
fpga开发
verilog
硬件架构
芯片
fpga
【数字IC手撕代码】Verilog全加器半加器|题目|原理|设计|仿真
Verilog全加器半加器前言全加器半加器全加器和半加器原理从加减乘除观加法器的重要性全加器和半加器的真值表
RTL
设计Testbench和仿真分析前言本系列旨在提供100%准确的数字IC设计/验证手撕代码环节的题目
myhhhhhhhh
·
2022-06-29 10:08
数字IC手撕代码
fpga开发
verilog
硬件架构
fpga
面试
【数字IC手撕代码】Verilog 2^N的格雷码二进制转换|题目|原理|设计|仿真
Verilog2^N的格雷码二进制转换前言题目原理
RTL
设计Testbench仿真结果前言本系列旨在提供100%准确的数字IC设计/验证手撕代码环节的题目,原理,
RTL
设计,Testbench和参考仿真波形
myhhhhhhhh
·
2022-06-29 10:08
数字IC手撕代码
fpga开发
verilog
fpga
面试
芯片
【数字IC手撕代码】Verilog单bit跨时钟域快到慢,慢到快,(打两拍,边沿同步,脉冲同步)|题目|原理|设计|仿真
Verilog单bit跨时钟域前言题目原理题目一
RTL
设计Testbench设计仿真结果分析题目二
RTL
设计Testbench设计结果分析前言本系列旨在提供100%准确的数字IC设计/验证手撕代码环节的题目
myhhhhhhhh
·
2022-06-29 10:08
数字IC手撕代码
verilog
芯片
fpga
面试
硬件架构
【数字IC手撕代码】Verilog边沿检测电路(上升沿,下降沿,双边沿)|题目|原理|设计|仿真
Verilog边沿检测电路前言边沿检测电路题目边沿检测电路原理
RTL
设计Testbench设计结果分析前言本系列旨在提供100%准确的数字IC设计/验证手撕代码环节的题目,原理,
RTL
设计,Testbench
myhhhhhhhh
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2022-06-29 10:08
数字IC手撕代码
fpga开发
【数字IC手撕代码】Verilog模三检测器(判断输入序列能否被三整除)|题目|原理|设计|仿真
Verilog模三检测器分频前言模三检测器题目模三检测器的原理
RTL
设计Testbench设计结果分析前言本系列旨在提供100%准确的数字IC设计/验证手撕代码环节的题目,原理,
RTL
设计,Testbench
myhhhhhhhh
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2022-06-29 10:07
数字IC手撕代码
verilog
芯片
fpga
面试
硬件架构
【数字IC手撕代码】Verilog异步复位同步释放|题目|原理|设计|仿真
Verilog异步复位同步释放前言异步复位同步释放题目异步复位同步释放的原理
RTL
设计Testbench代码仿真分析前言本系列旨在提供100%准确的数字IC设计/验证手撕代码环节的题目,原理,
RTL
设计
myhhhhhhhh
·
2022-06-29 10:07
数字IC手撕代码
verilog
芯片
fpga
硬件架构
面试
【数字IC手撕代码】Verilog序列检测器|题目|原理|设计|仿真
Verilog序列检测器前言序列检测器题目序列检测器原理
RTL
设计testbench设计仿真图像前言本系列旨在提供100%准确的数字IC设计/验证手撕代码环节的题目,原理,
RTL
设计,Testbench
myhhhhhhhh
·
2022-06-29 10:07
数字IC手撕代码
fpga开发
verilog
fpga
芯片
硬件架构
【数字IC手撕代码】Verilog自动售卖饮料机|题目|原理|设计|仿真
Verilog自动售卖饮料机前言自动售卖饮料机题目自动售卖饮料机原理Veilog设计Testbench设计仿真结果前言本系列旨在提供100%准确的数字IC设计/验证手撕代码环节的题目,原理,
RTL
设计,
myhhhhhhhh
·
2022-06-29 10:07
数字IC手撕代码
fpga开发
verilog
芯片
面试
硬件架构
【数字IC手撕代码】Verilog半整数分频|题目|原理|设计|仿真
Verilog半整数分频前言半整数分频题目半整数分频原理
RTL
设计半整数分频的Testbench结果分析前言本系列旨在提供100%准确的数字IC设计/验证手撕代码环节的题目,原理,
RTL
设计,Testbench
myhhhhhhhh
·
2022-06-29 10:06
数字IC手撕代码
fpga开发
verilog
芯片
硬件
硬件架构
【数字IC手撕代码】Verilog偶数分频|题目|原理|设计|仿真(二分频,四分频,六分频,八分频,偶数分频及特殊占空比)
Verilog偶数分频前言偶数分频题目偶数分频电路原理1.寄存器级联法2.计数器法寄存器级联法分频电路二分频|四分频|八分频
RTL
设计分频电路的Testbench仿真波形结果分析计数器法分频电路六分频
RTL
myhhhhhhhh
·
2022-06-29 10:06
数字IC手撕代码
fpga
芯片
面试
fpga开发
verilog
【数字IC手撕代码】Verilog小数分频|题目|原理|设计|仿真
Verilog小数分频前言小数/分数分频题目小数分数分频的原理
RTL
设计小数分频电路的testbench仿真结果前言本系列旨在提供100%准确的数字IC设计/验证手撕代码环节的题目,原理,
RTL
设计,Testbench
myhhhhhhhh
·
2022-06-29 10:06
数字IC手撕代码
fpga开发
verilog
芯片
硬件架构
fpga
【数字IC手撕代码】Verilog奇数分频|题目|原理|设计|仿真(三分频,五分频,奇数分频及特殊占空比)
Verilog奇数分频前言奇数分频电路题目奇数分频电路原理不需要满足50%占空比的分频电路需要满足50%占空比的分频电路非50%占空比的三分频电路
RTL
设计Testbench仿真波形50%占空比的奇数分频电路
myhhhhhhhh
·
2022-06-29 10:06
数字IC手撕代码
fpga开发
芯片
fpga
面试
verilog
SVA(立即断言、并发断言、触发判断)-概述
一、简介断言(assertion)一般可以放到
RTL
设计代码中,比较方便我们在仿真出现异常时查看它所报警的东西。通常意义上的断言具有:1)检查特定条件或事件序列的出现情况,提供功能覆盖。
zer0hz
·
2022-06-29 10:05
SVA
systemverilog
spyglass使用教程
SPYGLASS初步使用教程文字目录SPYGLASS初步使用教程1.整体实验文件预览1.1
RTL
框图1.2实验目录结构2.实验一2.1读取设计文件2.2设置顶层模块2.3编译设计,得到结果2.4静态分析
ic_爱好者
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2022-06-29 10:56
SPYGLASS
EDA使用总结
spyglass
DC综合的流程以及分步骤讲解
(但是不是必须的)脚本可以分步骤运行也可以source一次性运行把所有的脚本保存成一个tcl文件,当下一次改
RTL
时,只需要运行这个tcl文件dc
little_ox
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2022-06-29 10:55
数字后端综合
VCS仿真教程(一):Verilog+波形+Makefile
EDA软件大家可以从这里下载EDA软件Verilog文件
RTL
文件:命名为add.v//一个简单的加法器moduleadd(input[20:0]A,inputsigned[17:0]B,outputs
Miracle_ICdv
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2022-06-29 10:52
VCS学习
verilog
systemverilog
makefile
vcs
【数字IC基础知识1之数字芯片设计流程
一,数字芯片设计流程数字芯片设计分为前端设计和后端设计,其中前端(又称逻辑设计)包括以下部分:1,需求分析2,功能架构设计3,
RTL
代码设计4,功能仿真验证(前仿)5,逻辑综合6,静态时序分析7,形式验证
Timblant
·
2022-06-29 10:51
fpga开发
verilog语法-006—case、casex、casez
verilog语法-006—case、casex、casez1、使用规则在
rtl
仿真中,x和z是两个情况,而在综合时被视为一种情况。因此在需要综合的代码中,是不允许出现x和z的。
IC小鸽
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2022-06-27 11:55
verilog
关于parallel_case和full_case的使用
在写
RTL
的时候,常常会用到CASE语句,但是case语句实际综合后,产生的逻辑变化比较多,parallel_case和full_case主要就是用来控制综合器把case语句综合成什么硬件逻辑。
teenagerold
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2022-06-24 16:39
FPGA
fpga
关于full_case和parallel_case属性
这两个属性只适合用于综合,并且有可能造成综合后产生的硬件电路功能不同于
RTL
仿真时的行为。
main_michael
·
2022-06-24 16:37
verilog
verilog
vitis hls使用笔记:如何构建高效的Test Bench
1.什么是TestBench1.是一个虚拟的环境2.用于验证所设计模型的正确性3.用于验证构建的C++函数正确性,即csim4.用于验证
RTL
设计的正确性,即C/RTLCosimulation5.其用C
robot.zhoy
·
2022-06-17 09:53
#
基于FPGA的基础知识概全
基于FPGA的基础知识概全一、常用术语1、FPGA2、CPLD3、PAL4、GAL5、
RTL
6、PLL7、LAB、ALM、LE【LC】8、DSP9、IP0、LUT二、存储器类型1、ROM2、EEPROM3
小小怪༻
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2022-06-14 18:35
FPGA
fpga开发
Esxi6.7使用
RTL
8168/8111网卡安装
1、下载VMware-PowerCLIhttps://code.vmware.com/web/tool/12.0.0/vmware-powercli下载好后,得到了文件VMware-PowerCLI-12.0.0-15947286.zip。把压缩包中的所有文件夹解压到PowerShell的Modules目录中,比如C:\ProgramFiles\WindowsPowerShell\Modules配
xingwei2022
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2022-06-11 04:33
三、14【Verilog HDL】FPGA开发基本流程——逻辑综合和验证
目录前言一、逻辑综合简介二、VerilogHDL综合2.1Verilog结构2.2Verilog操作符2.3逻辑综合流程
RTL
描述翻译未经优化的中间表示逻辑优化工艺映射和优化优化后的门级描述综合流程三点注意三
追逐者-桥
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2022-06-09 12:08
#
《Verilog
数字设计与综合》
Verilog
HDL
FPGA设计流程
FPGA开源项目:双目测距(三)之FPGA算法实现以及Modelsim仿真
1.简述在上一部分中,使用Matlab将图片转化为txt的数据文件,现在使用这些数据进行逼近真实情况下的Modelsim仿真;同时简单说明下
RTL
代码中不太好理解的地方;2.vivadoblock图红框就是算法模块
芯王国
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2022-06-07 19:21
开源项目:FPGA双目测距
FPGA
双目测距
rtl仿真
verilog实现双目摄像头图像数据采集并modelsim仿真,最终matlab进行图像显示
文章目录模拟左右摄像头来采集图像数据1、matlab将图像转换成txt2、verilog实现图像数据的采集3、图像数据采集的波形仿真4、matlab将txt文档转换成图像5、观察仿真波形6、双目摄像头模拟采集的
RTL
Fighting_XH
·
2022-06-07 19:13
fpga开发
matlab
基于FPGA实现图像裁剪并进行modelsim仿真调试
实现图像处理算法的设计流程2、单幅图像上的点操作3、几何裁剪3.1序言3.2几何变换简单介绍3.3裁剪原理4、FPGA实现几何裁剪4.1裁剪实现的重点4.2裁剪目标4.3准备工作4.4关于像素值的获取4.5裁剪算法实现的
RTL
Fighting_XH
·
2022-06-07 19:42
FPGA基础及笔试题目总结
fpga开发
图像处理
人工智能
基于FPGA的嵌入式图像处理笔记——流水线处理(以原理图的形式来分析RGB到Ycbcr的灰度转换)
文章目录什么是流水线结构流水线结构的实质使用流水线结构的优缺点流水线结构的图解流水线的时序调整流水线进行颜色空间转换的计算RGB888转YCbCr总体verilog代码
RTL
图什么是流水线结构流水线结构是把一个大的逻辑拆分成多个小逻辑
Fighting_XH
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2022-06-07 19:42
图像处理算法
fpga开发
图像处理
【芯片前端】保持代码手感——握手型同步FIFO设计
前言工作中做了太久方案,还是要继续对代码手感的保持,这次完成握手型同步FIFO的
RTL
设计,设计规格如下:写入与读出均采用握手型接口;支持2的整数次与非整数次深度;对外输出逻辑时序较优;
RTL
设计对外接口握手型同步
尼德兰的喵
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2022-06-05 10:52
芯片前端设计
fpga开发
verilog
芯片
【信道估计均衡】基于FPGA的MMSE信道估计均衡verilog实现
1.软件版本matlab2013b,ISE14.72.本算法fpga实现过程整个系统分为估计和均衡两个模块,其
RTL
电路图如下所示:这个系统的各个管脚接口如下所示:i_clk_40m:系统时钟,为40M
fpga和matlab
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2022-06-05 10:40
FPGA
板块1:通信与信号处理
其他
fpga开发
MMSE
信道估计
均衡
频域均衡
零、RISC-V SoC软核代码笔记详解——前言
目录0RISC-VSoC注解系列文章目录1前言(手绘RISC-VSoC内核
RTL
试图):2.开源工程tinyriscv使用教程:3.开源工程tinyriscv下载地址:4.开源工程tinyriscv简介
小汪的IC自习室
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2022-05-22 20:06
RISC-V
数字IC设计
risc-v
verilog
soc
基于FPGA实现经过Matalb验证的CORDIC算法——旋转模式(给定旋转角计算旋转后的坐标)和向量模式
文章目录旋转模式CORDIC算法原理CORDIC算法最终公式Matlab实现CORDIC算法(旋转模式)FPGA实现CORDIC旋转模式的verilog代码
RTL
图向量模式前言FPGA能容易地实现加减运算
Fighting_XH
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2022-04-28 10:08
FPGA图像处理
图像处理算法
fpga开发
matlab
【BLE】ESP32开发填坑和广播简介
我们几款产品一直用的是瑞昱(螃蟹)的
RTL
8762,当时搞的
开源一小步
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2022-04-21 11:58
ESP32开发指南
ESP32
HamsterBear F1C200s v5.17 Linux
RTL
8188EUS 适配
HamsterBearF1C200sv5.17LinuxRTL8188EUS适配平台-F1C200sLinux版本-5.17.2Buildroot-v2022.2底板做了USBHUB,用的是FE1.1s,一共做了4路,其中一路拿来连wifi模块,另外3个直接做成了
jensenhua
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2022-04-20 16:00
nanopi neo 添加USB无线网卡驱动(型号:
rtl
8188eu)
编译环境:Ubuntu16.04交叉编译器:arm-linux-gcc4.9.31、环境搭建安装交叉编译器,编译对应的Linux内核,更新sd卡的内核(zImage)和.dtb文件具体请参考友善官方文档:http://wiki.friendlyarm.com/wiki/index.php/Mainline_U-boot_and_Linux/zh#.E7.BC.96.E8.AF.91Linux.E5
永不做码农
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2022-04-17 07:12
nanopi_neo
delphi 各版本的特性
扩展标记语言)Compiler(编译器)COM/ActiveXDatabasesupport(数据库支持)CORBAActions(动作)CustomVariants(可定义的可变类型)VCL单元和特性
RTL
weixin_34037977
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2022-04-11 04:09
delphi 各新版本特性收集
扩展标记语言)Compiler(编译器)COM/ActiveXDatabasesupport(数据库支持)CORBAActions(动作)CustomVariants(可定义的可变类型)VCL单元和特性
RTL
Hmillet
·
2022-04-11 04:35
delphi
delphi
基础语法
新特性
Verilog基础知识(二) Testbench编写
编写Testbench的目的是把
RTL
代码在Modsim中进行仿真验证,通过查看仿真波形和打印信息验证代码逻辑是否正确。下面以3-8译码器说明Testbench代码结构。
Triumph++
·
2022-04-01 11:32
FPGA
Testbench编写
fpga开发
嵌入式硬件
Quartus Prime Lite Edition 使用教程(创建项目与仿真)V
目录一、创建工程二、创建项目三、
RTL
视图四、仿真一、创建工程1.点击左上角File,File->NewProjectWizard,进入界面点击Next;2.随后进入一个空文件栏,确保project文件名称一致
渣渣ye
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2022-03-31 07:36
FPGA学习指南
学习
硬件工程
fpga开发
【BLE】
RTL
8762CK开发板烧录
烧录前需要准备2个文件和1个工具。2个文件分别是下图所示的文件,这两个文件由官方提供。1个工具是BeeMPTool,这个工具在Tool_Kits文件下解压出来后会得到四个文件夹。这里先打开RegistrySet文件夹,直接双击"RegistrySet.exe"(一闪而过,不要怀疑),这个主要是注册当前电脑能够使用烧录工具的调试栏,如果是工厂量产时候的电脑一般不选这个,直接打开BeeMPTool即可
Engineer_Well
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2022-03-26 01:10
综合实例_Verilog设计与逻辑综合实例解析(可综合
RTL
)
//源自微信公众号“数字芯片实验室”本文介绍了一些代码中可能存在的可综合“陷阱”。只有输入,没有输出的模块将会综合成什么?仅有输入且无输出的模块将会被综合成没有逻辑的模块。为什么在综合出的逻辑中看到锁存器?有很多原因会导致在综合出的逻辑中存在锁存器。通常在综合工具的日志中都有详细的说明。1、always语句块中的if-else子句没有最终的else子句,并且没有初始值。2、case语句块中没有de
仕識人
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2022-03-23 07:48
综合实例
css文本超出往前省略效果(段前省略)
有时候需要对文本前面的内容进行省略,用户只关注最后的内容(如详细地址),就用到段前省略:在设置容器的css文本省略效果再附加上这个属性:direction:
rtl
;
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2022-03-12 17:26
前端css3
RTL
8192EU模组实现station模式以及AP模式下的功能
记录一下使用
RTL
8192EU模组,在正点原子开发板I.MX6ULL上成功跑通。需要先编译成.ko模块再加载到开发板上。
上帝放弃了谁
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2022-03-12 15:29
dhcp
【无线安全】Kali 暴力破解 WiFi 密码步骤详解
一、软件&硬件环境虚拟机:VMwareWorkstation15.5.1ProKali:kali-linux-2020.4-installer-amd64.iso无线网卡:RT3070、
RTL
8187等
一个懒鬼
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2022-03-05 14:56
Kali
涂鸦模组二次开发
RTL
8720CF
芯片平台
RTL
8720CF简介完成模组SDK固件开发后,您需要对模组进行烧录授权以实现连接涂鸦云端的能力。根据不同场景的需求,涂鸦提供了多种烧录授权的方式。本文从以下两点为您介绍。
墨客Y
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2022-03-03 10:48
涂鸦智能
模组二次开发
RTL8720
涂鸦模组二次开发
RTL
8710BN&&
RTL
8720DN
芯片平台
RTL
8710BN&&
RTL
8720DN简介完成模组SDK固件开发后,您需要对模组进行烧录授权以实现连接涂鸦云端的能力。根据不同场景的需求,涂鸦提供了多种烧录授权的方式。
墨客Y
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2022-03-03 10:48
涂鸦智能
模组二次开发
烧录文档
瑞昱8710
基于涂鸦模组二次开发wifi篇——WB3模组
1.0.7版本)WR3型号开发环境VMware+Ubuntu16.04解压压缩包:tar-vxfty_iot_wf_rtos_sdk-DevOS2.1.0_ty_iot_wf_rtos_sdk_1.0.7_
rtl
8710bn
墨客Y
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2022-03-03 10:47
智能家居
涂鸦智能
SDK
wifi
模组开发
关于Android EditText设置gravity="right"无效的问题
EditText控件添加xml属性android:layoutDirection="
rtl
"即可解决
艾瑞达双鱼
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