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vhdl
芯片设计流程介绍（从硬件设计语言到芯片制造）
——从芯片功能需求，到硬件设计语言verilogHDL和
VHDL
设计逻辑电路，再到晶圆厂设计库生成制造光罩；从单晶硅工业制造，到晶圆切割，再到晶圆蚀刻光刻和微电路结构，最后到芯片IC的各种封装。
liguss
·
2023-10-14 17:00
行业概述
芯片
VHDL
和Verilog中数组定义、初始化、赋值方法
0.前言
VHDL
和Verilog数组的定义、初始化、赋值的方法不只一种，以下是本人常用的方法，可能不是最方便的，但是比较好理解，文中包含了源代码和modelsim仿真，供大家参考学习。
一只迷茫的小狗
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2023-10-13 07:08
verilog
FPGA
fpga开发
多路彩灯控制器led流水灯
VHDL
速度可调仿真图视频、源代码
名称：多路彩灯控制器led流水灯
VHDL
速度可调软件：Quartus语言：
VHDL
代码功能：使用
VHDL
设计彩灯控制器，共24个led灯，分为5种不同的花样，可以通过按键切换花样的变化速度。
蟹代码丫
·
2023-10-10 04:58
fpga开发
使用
VHDL
语言实现简单的卷积神经网络
下面使用
VHDL
编写一个完整的卷积神经网络（CNN）是一项非常复杂且耗时的任务，需要详细的设计和实现过程。在这里，我将提供一个简化版本的示例，展示如何使用
VHDL
实现一个基本的卷积层。
QQ_778132974
·
2023-10-09 16:25
D1：VHDL设计
D2:
yolov3
cnn
深度学习
计算机视觉
fpga开发
神经网络
多功能频率计周期/脉宽/占空比/频率测量verilog，视频/代码
Verilog代码功能：多功能频率计，可测量信号的周期、脉冲宽度、占空比、频率，语言为verilog，quartus软件设计仿真代码下载：多功能频率计周期、脉宽、占空比、频率测量verilog_Verilog/
VHDL
蟹代码丫
·
2023-10-09 00:16
fpga开发
等精度频率计verilog，quartus仿真视频，原理图，代码
<0.1%(全量程)C：时钟频率:50kHzD：预闸门时间:01sE：系统时钟频率:50MHzF：频率计算:保留1位小数本代码下载：等精度频率计设计verilog，quartus仿真_Verilog/
VHDL
蟹代码丫
·
2023-10-09 00:46
fpga开发
四位十进制频率计
VHDL
，DE1开发板验证，仿真和源码
名称：四位十进制频率计
VHDL
，DE1开发板验证软件：Quartus语言：
VHDL
要求：数字频率计设计要求1、四位十进制数字显示的数学式频率计,其频率测量范围为10~9999khz,测量单位为kHz。
蟹代码丫
·
2023-10-09 00:46
fpga开发
四位十进制数字频率计
VHDL
，仿真视频、代码
名称：四位十进制数字频率计
VHDL
，quartus仿真软件：Quartus语言：
VHDL
代码功能：使用直接测频法测量信号频率，测频范围为1~9999Hz，具有超量程报警功能演示视频：四位十进制数字频率计
蟹代码丫
·
2023-10-09 00:45
服务器
linux
算法
fpga开发
ZYNQ学习--PL 的LED 点亮实验
《course_s1_ZYNQ那些事儿-FPGA实验篇V1.06》Vivado版本2018.3一、创建工程创建RTL工程，Targetlanguage选择“Verilog”，虽然选择Verilog，但
VHDL
伊丽莎白鹅
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2023-10-08 06:53
ZYNQ学习笔记
fpga开发
Modelsim测试覆盖率操作说明
project界面下，选中所有需要测试覆盖率的.v文件（不包括tb文件），鼠标点击右键，在Properties选项中选择Coverage选项，选择需要测试的覆盖率类型3、重新编译所有的源文件（.v文件和.
vhdl
一只迷茫的小狗
·
2023-10-05 13:37
FPGA
测试覆盖率
笔记：FPGA与
VHDL
语言学习1
FPGA与
VHDL
语言学习1目录1.EDA,fpga,asic2.CPLD与FPGA3.设计一个三选一FPGA程序4.使用由半加器与全加器程序生成一个f_adder全加器图形模块。
sr_shirui
·
2023-10-03 13:08
fpga开发
驱动开发
DDS信号发生器波形发生器
VHDL
名称：DDS信号发生器波形发生器软件：Quartus语言：
VHDL
要求：在EDA平台中使用
VHDL
语言为工具，设计一个常见信号发生电路，要求：1.能够产生锯齿波，方波，三角波，正弦波共四种信号；2.信号的频率和幅度可以通过按键调节
蟹代码丫
·
2023-09-30 10:40
fpga开发
乒乓球游戏控制器verilog带报告
位显示当前局分数，1位赢得局数，再有一个数码管显示当前局数）利用显示灯表示球网和乒乓球利用显示灯表示球台的边界在球网和球台边界范围内，用开关回接乒乓球代码下载：乒乓球游戏控制器verilog带报告_Verilog/
VHDL
蟹代码丫
·
2023-09-30 10:38
游戏
fpga开发
FPGA的数字钟带校时闹钟报时功能
VHDL
名称：基于FPGA的数字钟具有校时闹钟报时功能软件：Quartus语言：
VHDL
要求：1、计时功能:这是数字钟设计的基本功能，每秒钟更新一次,并且能在显示屏上显示当前的时间。
蟹代码丫
·
2023-09-28 07:54
fpga开发
DE0开发板交通灯十字路口红绿灯
VHDL
名称：基于DE0开发板的交通灯十字路口红绿灯软件：Quartus语言：
VHDL
要求：设计一个十字路口交通信号灯的控制电路。分为两种情况，正常状态和报警状态。
蟹代码丫
·
2023-09-28 07:54
fpga开发
FPGA的DQPSK调制解调Verilog
：DQPSK调制解调软件：Quartus语言：Verilog要求：使用Verilog语言进行DQPSK调制和解调，并进行仿真代码下载：DQPSK调制解调verilog，quartus_Verilog/
VHDL
蟹代码丫
·
2023-09-28 07:23
fpga开发
Quartus乒乓球游戏控制器
VHDL
名称：乒乓球游戏控制器
VHDL
软件：Quartus语言：
VHDL
要求：综合实验乒乓球游戏设计要求两人的乒乓球游戏机是由8个LED表示球台，8个LED灯的编号为1~8，两名选手分别是A和B，当A选手准备开球时
蟹代码丫
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2023-09-28 07:23
fpga开发
DDS信号发生器Verilog波形发生器FPGA
代码下载：DDS信号发生器Verilog波形发生器_Verilog/
VHDL
资源下载代码网：hdlcode.com部分代码展示`timescale 1ns / 1ps//输出频率f=clk_50M*frequency
蟹代码丫
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2023-09-28 07:23
fpga开发
FPGA实现 TCP/IP 协议栈 纯
VHDL
代码编写 提供数据回环工程源码和技术支持
目录1、前言版本更新说明免责声明2、我这里已有的以太网方案3、该TCP/IP协议栈性能常规性能支持多节点FPGA资源占用少数据吞吐率高低延时性能4、TCP/IP协议栈代码详解代码架构用户接口代码模块级细讲顶层模块PACKET_PARSING模块ARP模块IGMP_REPORT和IGMP_QUERY模块PING和WHOIS2模块ARP_CACHE2模块UDP_TX模块UDP_RX模块TCP_SERV
9527华安
·
2023-09-27 07:16
菜鸟FPGA以太网专题
fpga开发
tcp/ip
网络协议
VHDL
以太网通信
Quartus出租车计费器verilog计价器
代码下载：quartus出租车计费器verilog计价器_Verilog/
VHDL
资源下载代码网：hdlcode.com部分代码展示代码
蟹代码丫
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2023-09-24 14:45
fpga开发
python写出租车计费系统_用
VHDL
设计出租车计费系统
0引言出租车计价系统较多的是利用单片机进行控制，但较易被私自改装，且故障率相对较高，且不易升级;而FPGA具有高密度、可编程及有强大的软件支持等特点，所以设计的产品具有功能强、可靠性高、易于修改等特点。本文正是基于FPGA，设计了一种出租车的计费系统，它可以直观地显示出租车行驶的里程和乘客应付的费用。1系统功能设计所设计的计价器的计费标准为：车在行驶3km以内，只收起步价9.0元;车行驶超过3km
weixin_39776991
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2023-09-24 05:27
python写出租车计费系统
4位密码锁可修改密码及错误报警
VHDL
名称：4位密码锁可修改密码及错误报警（代码在文末付费下载）软件：Quartus语言：
VHDL
要求：按键包括，0~9，确认，重置，修改,密码4位要能设定密码，重置密码，如果密码输入正确会亮绿灯，连续三次输入错误会报警代码下载
蟹代码丫
·
2023-09-24 05:54
fpga开发
出租车计价器计费器Quartus
名称：出租车计价器计费器（代码在文末付费下载）软件：Quartus语言：
VHDL
+Verilog的2套工程代码均有FPGA代码资源网：hdlcode.com代码下载地址：出租车计价器计费器_Verilog
蟹代码丫
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2023-09-24 05:53
fpga开发
基于FPGA的16QAM调制verilog代码
名称：FPGA的16QAM调制verilog软件：Quartus语言：Verilog要求：使用FPGA实现16QAM的调制，并进行仿真代码下载：FPGA的16QAM调制verilog_Verilog/
VHDL
蟹代码丫
·
2023-09-24 05:53
fpga开发
quartus十字路口交通灯红绿灯Verilog（红绿灯时间可调）
本代码红绿灯时间可通过修改代码参数任意设置代码下载链接及演示视频：十字路口交通灯红绿灯（红绿灯时间可调）_Verilog/
VHDL
资源下载设计文档(文档点击可下载)：交通灯设计.doc
蟹代码丫
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2023-09-24 05:23
fpga开发
quartus路口交通信号灯控制器红绿灯倒计时交通灯verilog
名称：十字路口交通信号灯控制器红绿灯（倒计时）软件：Quartus语言：Verilog代码下载链接：路口交通信号灯控制器红绿灯交通灯verilog_Verilog/
VHDL
资源下载要求：信号灯控制器设计
蟹代码丫
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2023-09-24 05:23
fpga开发
通用交通灯带倒计时quartus红绿灯时间可调
代码下载地址：hdlcode.com通用交通灯带倒计时quartus红绿灯时间可调_Verilog/
VHDL
资源下载顶层模块代码：module Traffi
蟹代码丫
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2023-09-24 05:23
fpga开发
基于FPGA的波形发生器设计
软件：ISE语言：
VHDL
功能：1.掌握DAC0832器件的工作原理2.学会利用可编程器件设计DA转换器的接口控制电路3.利用DAC0832实现周期、幅值可调的方波信号或者锯齿波信号，幅值调节递减按键控制
蟹代码丫
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2023-09-24 05:53
fpga
基于Nexys3开发板的超声波测距及串口通信verilog
：超声波测距串口发送结果软件：ISE语言：Verilog要求：使用超声波测距，并通过串口显示测量结果已使用开发板验证：Nexys3开发板代码下载地址：超声波测距串口通信verilog_Verilog/
VHDL
蟹代码丫
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2023-09-24 05:53
fpga开发
Verilog和
VHDL
出租车计价器电路设计——嵌入式
Verilog和
VHDL
出租车计价器电路设计——嵌入式引言：在当今的城市生活中，出租车是一种常见的交通工具。为了更好地管理和控制出租车的运营成本，计价器电路是其中重要的一部分。
代码创造
·
2023-09-24 05:52
嵌入式
嵌入式
VHDL
设计出租车计价器
下面是本设计功能，功能可以增添修改。代码有详细注释。本工程创建于vivado下下面是工程截图：适用于quartusII、vivado、ISE等环境。---文件名：texi_all.vhd---功能：出租车计价器---说明：三公里以内10元，以后每增加一公里加1.6元，2分钟以后每停一分钟加1.5元。libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD
QQ_778132974
·
2023-09-24 05:52
D1：VHDL设计
fpga开发
FPGA的出租车计费器
VHDL
计价器
名称：出租车计费器/计价器软件：Quartus语言：
VHDL
要求：1.起步费为5元,大于1公里或超过2分钟后按里程计费，每公里3元，停车等待时每20s收费1元2.可以通过设置起步价和每公里单价3.可以控制开始和结束
蟹代码丫
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2023-09-24 05:20
fpga开发
xilinx 用户自定义ip 多语言封装
87%AA%E5%AE%9A%E4%B9%89ip%E4%B8%ADfilegroup%E5%90%8C%E6%97%B6%E4%BD%BF%E7%94%A8verilogsource%E5%92%8C
vhdl
source
黄埔数据分析
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2023-09-23 19:01
FPGA
fpga
基于CPLD的
VHDL
代码学习、解析
前人种树，后人乘凉；创造不易，请勿迁移~daisy.skye的博客_CSDN博客-嵌入式,Qt,Linux领域博主daisy.skye擅长嵌入式,Qt,Linux,等方面的知识https://blog.csdn.net/qq_40715266?type=blog版权声明：本文为CSDN博主「daisy.skye」的原创文章，遵循CC4.0BY-SA版权协议，转载请附上原文出处链接及本声明。————
daisy.skye
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2023-09-21 15:11
FPGA
单片机
fpga开发
嵌入式硬件
vhdl
VHDL
菜鸟入门到精通之激励文件编写
目录一、概览二、激励文件结构三、样例3.1组合逻辑3.2时序逻辑四、常用编写4.1时钟信号4.2延时4.3循环4.4进程一、概览二、激励文件结构
VHDL
激励文件结构和设计文件较为类似，下面以3-8译码器的激励文件对结构进行说明
知识充实人生
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2023-09-21 06:49
VHDL
VHDL
激励
仿真
modelsim
测试文件
湖南科技大学EDA作业
3．所有作业需完成
VHDL
核心代码的设计，并采用QuartusII进行相关仿真并且平台实现，否则全组不合格。4．要求在4月30日前完成全部内容。每组同学于5月10日前提交一份电子版设计报告（含源代码、
梦泪焱彡
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2023-09-21 03:44
实验报告
湖南科技大学EDA课程设计
VHDL作业
EDA作业
VHDL
语法相关
一、实体、结构体以下内容对应《
VHDL
入门.解惑.经典实例.经验总结》第二章。实体（entity）定义输入输出接口，结构体（architecture）描述内部功能。
rotk2015
·
2023-09-18 05:51
FPGA
VHDL
FPGA
密码学A5算法
VHDL
设计及仿真验证
A5算法是一种用于GSM（GlobalSystemforMobileCommunications）移动通信标准的加密算法。它是一种对称密钥算法，使用一个64位密钥和一个22位帧号作为输入，生成一个228位的伪随机序列，该序列被用于加密语音和数据通信。A5算法由三个线性反馈移位寄存器（LFSR）组成，每个寄存器都有一个不同的多项式用于控制移位。这些寄存器的输出被异或在一起，形成伪随机序列。该序列的长
QQ_778132974
·
2023-09-17 07:56
D1：VHDL设计
密码学
算法
VHDL
直流电机模糊控制器的设计与实现
在直流电机控制策略方面，属于智能控制理论的模糊控制其突出优点在于它不依赖于被控对象的模型，因此本设计尝试将模糊控制理论应用于直流电机转速控制，并将模糊控制器实现于FPGA（FieldProgrammableGateArray）芯片上。在实现方法上本设计采用模糊查表控制法实现模糊控制器的设计，辅以设计系统相关的反馈信号处理、误差及误差变化率信号生成模块和PWM驱动模块。设计中各模块均采用硬件描述语言
QQ_778132974
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2023-09-17 07:26
D1：VHDL设计
fpga开发
vivado IP核RAM ROM使用及测试仿真
vivadoIP核RAMROM使用及测试仿真，完整工程代码，
VHDL
orverilog调用IP核进行配置如下：分别调用RAM和ROM，使用初始化coe文件来初始化存储器，coe文件如下所示：工程截图：仿真截图
QQ_778132974
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2023-09-17 07:26
D1：VHDL设计
D1：verilog设计
tcp/ip
fpga开发
网络协议
基于
VHDL
的专业略缩词
名词类IEEE：InstituteofElectricalandElectronicsEngineers，电子电气工程师协会IP：IntellectualProperty，知识产权EDA：ElecttronicDesignAutomation，电子设计自动化DSP：DigitalSignalProcessing，数字信号处理PCB：PrintedCircuitBoard，印刷电路板HDL：Hard
Nosery
·
2023-09-17 02:41
fpga开发
CPU设计与实现(8位）
软件：QuartusIIAltera公司的综合性CPLD/FPGA开发软件，原理图、
VHDL
、VerilogHDL以及AHDL（AlteraHardware支持DescriptionLanguage）等多种设计输入形式
Lor :)
·
2023-09-16 18:18
计算机组成原理
cpu
FPGA
软件编程的思想根深蒂固，看到Verilog或者
VHDL
就像看到C语言或者其它软件编程语言一样。一条条的读，一条条的分析。如果这些菜鸟们始终拒绝去了解为什么FPGA是可以编程的，不去了解FPGA的内
lucky tiger
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2023-09-16 17:06
FPGA
FPGA
FPGA——HLS编程入门
目录一、HLS简介二、HLS与
VHDL
/Verilog三、HLS优点与局限四、入门级的HLS程序（一）官方教程文档（二）新建工程（三）添加源文件（四）添加C仿真文件（五）进行C仿真（六）进行C综合（七）
云开处
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2023-09-16 17:35
实验
fpga
hls
FPGA 纯
VHDL
解码 IMX214 MIPI 视频，2路视频拼接输出，提供vivado工程源码和技术支持
目录1、前言免责声明2、我这里已有的MIPI编解码方案3、本MIPICSI2模块性能及其优越性4、详细设计方案设计原理框图IMX214摄像头及其配置D-PHY模块CSI-2-RX模块Bayer转RGB模块伽马矫正模块VDMA图像缓存VideoScaler图像缓存HDMI输出5、vivado工程详解PL端FPGA硬件设计PS端SDK软件设计6、工程移植说明vivado版本不一致处理FPGA型号不一致
9527华安
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2023-09-16 05:36
FPGA解码MIPI视频专题
菜鸟FPGA图像处理专题
FPGA视频拼接叠加融合
fpga开发
VHDL
IMX214
MIPI
D-PHY
CSI-2-RX
Zynq7020 纯
VHDL
解码 MIPI 视频，4路图像缩放拼接输出，提供vivado工程源码和技术支持
目录1、前言免责声明2、我这里已有的MIPI编解码方案3、本MIPICSI2模块性能及其优越性4、详细设计方案设计原理框图OV5640摄像头及其配置D-PHY模块CSI-2-RX模块Bayer转RGB模块伽马矫正模块VDMA图像缓存VideoScaler图像缓存RGB转HDMI模块MIPID-PHY硬件方案5、vivado工程详解PL端FPGA硬件设计PS端SDK软件设计6、工程移植说明vivad
9527华安
·
2023-09-16 05:35
FPGA解码MIPI视频专题
菜鸟FPGA图像处理专题
FPGA视频拼接叠加融合
Zynq7020
fpga
VHDL
mipi
D-PHY
CSI-2
OV5640
Zynq UltraScale+ XCZU3EG 纯
VHDL
解码 IMX214 MIPI 视频，2路视频拼接输出，提供vivado工程源码和技术支持
目录1、前言免责声明2、我这里已有的MIPI编解码方案3、本MIPICSI2模块性能及其优越性4、详细设计方案设计原理框图IMX214摄像头及其配置D-PHY模块CSI-2-RX模块Bayer转RGB模块伽马矫正模块VDMA图像缓存VideoScaler图像缓存DP输出5、vivado工程详解PL端FPGA硬件设计PS端SDK软件设计6、工程移植说明vivado版本不一致处理FPGA型号不一致处理
9527华安
·
2023-09-16 05:57
FPGA解码MIPI视频专题
菜鸟FPGA图像处理专题
fpga开发
Zynq
UltraScale+
XCZU3EG
IMX214
MIPI
Modelsim仿真问题解疑二：ERROR: [USF-ModelSim-70]
[USF-ModelSim-70]'compile'stepfailedwitherror(s)whileexecuting'C:/Users/ZYP_PC/Desktop/verilog_test/
VHDL
知识充实人生
·
2023-09-11 21:36
modelsim
USF-ModelSim-70
Vivado
12-4473
Common
17-39
modelsim
vivado
Verilog学习日志（2021.6.29）
（1）编程语言一开始先在主流语言
VHDL
和Verilog中选一个，后期再考虑另外一个。学习一个语言，先学语法，然后学怎么用这个语言做设计，然后学习怎么用这个语言做验证。
Fantaasky
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2023-09-10 11:54
Verilog学习日志
fpga
verilog
SpinalHDL的使用和开发经验研讨会
SpinalHDL始于2014年，最初是作为
VHDL
/Verilog的替代而做的创新尝试，伴随着数年来开源硬件设计的蓬勃发展，基于开源技术的硬件设计方法和范式逐渐受到业界的关注。
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2023-09-07 14:02
硬件云计算云存储
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