E-COM-NET
首页
在线工具
Layui镜像站
SUI文档
联系我们
推荐频道
Java
PHP
C++
C
C#
Python
Ruby
go语言
Scala
Servlet
Vue
MySQL
NoSQL
Redis
CSS
Oracle
SQL Server
DB2
HBase
Http
HTML5
Spring
Ajax
Jquery
JavaScript
Json
XML
NodeJs
mybatis
Hibernate
算法
设计模式
shell
数据结构
大数据
JS
消息中间件
正则表达式
Tomcat
SQL
Nginx
Shiro
Maven
Linux
wire
树莓派GPIO控制--python篇
但是pythonGPIO库还没有支持SPI、I2C或者1-
wire
等总线接口。除了pythonGPIO
阳光下的夏天
·
2020-08-13 14:15
嵌入式
基于systemVerilog的UVM 调试问题及解决办法集锦
1、信号赋值信号主要分为
wire
型和reg型。在进行信号赋值时，
wire
型信号不能出现在等号左边只能在右边，reg型信号可以出现在等号左边和右边。故，当不小心把
wire
型信号放在等号左边，就会报错。
evolone
·
2020-08-13 14:02
UVM
Windows安装Wireshark
安装Wireshark从Wireshark官网获取对应的安装包后，即可在Windows系统中安装
Wire
Myouxiu
·
2020-08-13 13:19
通俗易懂的UART协议帧格式
推荐阅读：串口、COM口、UART、TTL、USB、RS-232、RS-485、I2C、SPI、CAN、1-
WIRE
看下面这个图，大家已经知道今天的主角是UART，我们通常说的串口，UART包含TTL电平和
记得诚
·
2020-08-13 10:02
#
总线接口
Arduino
Wire
.h 库函数基本操作 IIC
顺手把Arduino官网的
Wire
.h库函数借鉴下。
创客征途
·
2020-08-12 18:05
【arduino库文件】-
wire
.h
目录I2C库文件wirebeginbeginTransmissionwriteendTransmissionrequestFrom总结AsareferencethetablebelowshowswhereTWIpinsarelocatedonvariousArduinoboards.BoardI2C/TWIpinsUno,EthernetA4(SDA),A5(SCL)Mega256020(SDA)
acktomas
·
2020-08-12 16:51
arduino
知识
16.FPGA点亮流水灯+Modelsim手动添加仿真
LED灯的通过电流一般在3~20mA；always块里面顺序执行，always块之间是并行执行；实例化的输出端口必须是
wire
型initial语句只执行一次#20表示延时20单位时间always@（*）
waiting不是违停
·
2020-08-11 14:06
Wireshark & CAN
目前想法是写个CAN转以太网的协议转换器，然后在
wire
unsv29
·
2020-08-11 13:40
can/canopen
ETH基础
ATMEL 24C256 EEPROM驱动代码
Arduinopromini，ArduinoMicro将芯片6脚连接ArduinoA4（SDA），7脚连接ArduinoA5（SCL）示例读写程序：intdeviceaddress=0x50;voidwriteTest(){
Wire
.begin
arenascat
·
2020-08-11 13:00
硬件开发
EEPROM
FPGA——UART Verilog程序设计 (二)
FPGA到PC的UARTtx的程序设计顶层设计moduletop(CLK,RSTn,TX_Pin_Out);inputCLK;inputRSTn;outputTX_Pin_Out;
wire
[7:0]TX_Data
qr_ljj
·
2020-08-11 13:58
FPGA
go依赖注入
wire
的使用
但是今天要介绍的是
wire
，一个编译期实现依赖注入的框架。步骤如下：
wangfy_
·
2020-08-10 09:49
go
verilog没有葵花宝典
zsylov/verliog-study/edit/master/2019.4.29%E8%BE%B9%E6%B2%BF%E6%A3%80%E6%B5%8B.md1.复习verilog语法====*reg和
wire
Mr.zhang_FPGA
·
2020-08-10 06:26
verilog
Unity3d 使用 RSA和DES 加密网络数据包
最简单的测试方式：在电脑上安装
Wire
_Captain
·
2020-08-09 20:05
Unity
EDA学习笔记timescale 10ns/1ps
`timescale10ns/1psmoduleCNT_tb;regclk,RST,EN;
wire
[3:0]q;initialbeginclk=0;forever#2.5clk=~clk;endinitialbeginRST
学霸的作业会繁衍
·
2020-08-09 19:10
Ubuntu有线网络不能用的问题解决办法（Atheros AR8152 V Fast Ethernet Network）
compat-wireless-2.6/1sudoapt-getupdate2sudoapt-getinstallbuild-essential3cd~/Desktop4tar-xjvfcompat-
wire
yancewong
·
2020-08-09 16:23
[笔记]DE2-115 LCD1602字符的显示
inputRST_N,inout[7:0]LCD_DATA,outputLCD_EN,outputLCD_RS,outputLCD_RW,outputLCD_ON,outputLCD_BLON);//initial//
wire
weixin_33961829
·
2020-08-09 14:26
五分钟快速过完Verilog HDL基本概念(5)数据类型
VerilogHDL中共有19种数据类型；其中4个最基本的数据类型为：integer型parameter型reg型
wire
型其它数据类型：large型、medium型、scalared型、small型、
只是有点小怂
·
2020-08-09 03:58
fpga我来了
我的Verilog HDL学习历程（一） Verilog基本语法与应避免的问题
Verilog当中的常用数据类型reg寄存器型，但综合不一定生成寄存器
wire
线型paramat
wjpwjpwjp0831
·
2020-08-09 02:22
Verilog
HDL
verilog
fpga
HDL ---Chisel入门笔记
Chisel数据类型和数据字面量数据类型用于指定状态元素中保存的值或
wire
上传输的值。
Guardian_Bud
·
2020-08-09 01:58
HDL硬件描述语言
利用Arduino Uno进行电压电流和温度采集，请教程序问题。
读取温度并存入SD卡的程序：#include#include#include#include#include#defineONE_
WIRE
_BUS1
weixin_41712421
·
2020-08-09 01:52
防止ISE综合时内部信号/模块被综合掉
details/169096271.ISE综合掉内部模块和信号ISE综合的时候会自动优化掉模块内部的一些信号，甚至是模块也有可能被综合掉...但是，有时候为了调试，在chipscope中要观察这些内部的reg和
wire
公孙璃
·
2020-08-08 23:18
Zynq学习笔记
Xilinx
ISE
verilog中的综合与不可综合
www.eefocus.com/initial_wei/blog/12-10/287444_c623b.html1）所有综合工具都支持的结构：always，assign，begin，end，case，
wire
HejaBVB
·
2020-08-08 22:35
fpga
飞塔防火墙的配置与策略
看下面这一段策略设置：可以看到有线网（Wired），无线网（Wireless），无线网访客（Wireless-Guest）都可访问外网（Wired-port15），并且Wired和
Wire
ReignsDu
·
2020-08-08 20:41
网络/服务器
FPGA中对多位数据进行打拍延时
通过多维数组的方式，对多位数据进行延拍parameterWidth=3;parameterDepth=8;
wire
[Width-1:0]w_din;//原始数据reg[Width-1:0]r_din_delay
Q2508359401
·
2020-08-08 20:04
vivado
FPGA
初学FPGA心得（对verilog语法的理解）
；
wire
[width-1:0]W变量1，W变量2。。
君君无厘头
·
2020-08-08 20:07
FPGA
Verlog HDL学习笔记2——Verilog HDL的基本语法
用4种基本的值来表示逻辑电路的逻辑状态0：逻辑0或“假”1：逻辑1或“真”x：未知状态z：高阻常量：整数：’实数：就是浮点数十进制格式：0.1指数格式：13_5.1e2字符串：双引号括起变量的数据类型
wire
lhbat
·
2020-08-08 19:12
Verilog
HDL程序设计
⑦tiny4412 Linux驱动开发之PWM驱动程序
PWM驱动,本来这一次想做一下LCD背光的,我看网上都是通过PWM1的方式调节LCD背光的,然后看了一下电路图,我这个LCD没有接那个接口,就接了一个w1总线的接口,通过网上查询,我这一款好像是通过1-
wire
__毛豆
·
2020-08-08 19:27
Linux
51822抓包实现
Eraseall,然后在programApplication中选择ble-sniffer_nRF51822_1.0.1_1111_Sniffer.hex点击program此时dongle抓包功能使能，3.注意
wire
nanjoh
·
2020-08-08 18:31
蓝牙51822
android 4.4编译问题求解
radiotap.oCCdrivers/amlogic/input/new_remote/remote_main.oCCnet/unix/garbage.oCCfs/jbd/recovery.oCCnet/
wire
kokuty
·
2020-08-08 17:15
Verilog语法_1(reg、
wire
、always语法)
https://blog.csdn.net/dengshuai_super/article/details/52557422September16,2016作者：dengshuai_super出处：http://blog.csdn.net/dengshuai_super/article/details/52557422声明：转载请注明作者及出处。可综合文件放到design文件夹下，testbenc
Tiger-Li
·
2020-08-08 16:25
FPGA
Verilog
FPGA
Verilog HDL（八）：变量类型（reg和
wire
）
之前用到两种变量类型，一种是
wire
（线型），另一种是reg（寄存器型）。在数字电路中信号只有两种形态，一种是传输，一种是存储。
兜-兜
·
2020-08-08 15:17
Verilog
HDL
FPGA学习笔记2：Verilog的语法要素
wire
(default)单门驱动或连续赋值语句驱动的网络型数据。常用来表示以assign关键字指定的组合逻辑信号。tri多驱动器驱动的网络型数据。（多驱动源下，若无定义逻辑
你们EE出了个傻子
·
2020-08-08 12:02
FPGA
Verilog
Verilog HDL（二）：行为级建模的结构（initial和always）、begin、fork、时间控制
1.行为级建模的结构（1）基本语法格式module（）模块端口说明；[参数定义]；//用关键词“parameter”实现数据类型说明；//默认为线网类型“
wire
”过程块（initial过程块或always
兜-兜
·
2020-08-08 10:03
Verilog
HDL
FPGA学习Verilog第二天
3.2数据类型及其常量与变量Verilog有四个基本的数据类型，它们是：reg型、
wire
型、integer型和parameter型。
潜在学习
·
2020-08-08 10:06
学生
FPGA学习
Apollo进阶课程[1]——Apollo开源模块讲解1
线控(by-
wire
)，就是说车是能被电脑控制的。车的方向盘和轮子之间是有一层电机连接的，方向盘传动到电机上，然后电机去控制车轮。电脑可以通过控制电机的方式来控制车轮。
ios_miracle
·
2020-08-07 23:31
Apolllo
智能驾驶进阶课程1——Apollo开源模块
Apollo开源模块定位安全Apollo自动驾驶行业概述驾驶方面行业趋势：共享汽车新能源汽车自动驾驶Apollo开源模块Acollectionofthemostadvancedtechnologies.by-
wire
次言
·
2020-08-07 23:35
Apollo自动驾驶进阶课（2）——Apollo开源模块
线控（by-
wire
），就是被电脑控制。为了保证无人驾驶车的安全性，当它在路上行驶的时候，必须做到它跟云端是有连接的。
海映瞳
·
2020-08-07 23:33
I2C 12864OLED的工作机制
有许多不同规格的OLED显示屏与Arduino兼容,128x64是最常见的型号,也很便宜,淘宝上大概是12~14元一片.OLED与Arduino的通信首先,使用I2C总线的设备,都可以使用
Wire
这个library
weixin_33853827
·
2020-08-07 20:45
Verilog中 reg和
wire
用法和区别以及always和assign的区别
1、从仿真角度来说，HDL语言面对的是编译器，相当于使用软件思路，此时：
wire
对应于连续赋值，如assign；reg对应于过程赋值，如always，initial；2、从综合角度，HDL语言面对的是综合器
tom9544
·
2020-08-07 19:25
FPGA/CPLD
Verilog任意整数分频电路
//`defineN5modulediv_N(inputCLK,//基准时钟outputCLK_div_N,//N分频后得到的时钟inputrst);
wire
[31:0]N=5;//★N为分频系数,N≥
Jimbo_Zhang
·
2020-08-07 18:32
FPGA
超过飞飞系列-ZYNQ之FPGA学习3.6.4串口程序例化（基于正点原子ZYNQ）
inputsys_rst_n,//外部复位信号，低有效inputuart_rxd,//UART接收端口outputuart_txd//UART发送端口);wireuart_recv_done;//UART接收完成
wire
飞飞要我要在你上面
·
2020-08-07 17:11
ZYNQ
超过飞飞系列-ZYNQ之FPGA学习3.2按键控制LED灯（基于正点原子ZYNQ）
第三个always用case表示按键值控制LED闪烁二、程序modulekey_led(inputclk,inputrst_n,input[1:0]key,outputreg[1:0]led//默认为
wire
飞飞要我要在你上面
·
2020-08-07 17:10
ZYNQ
学习笔记：FPGA设计Verilog基础(四）——Verilog各部分的写法
//功能定义endmodule2、测试文件Testbench：`timescale1ns/1nsmodulecount_text;regclk;regclear;
wire
[3:0]Q;countm1(.
马大哈先生
·
2020-08-07 17:27
基本常识
FPGA入门到实战-学习笔记
-录播课-上海V3学院https://ke.qq.com/course/66019老师：尤恺元第1课掌握VerilogHDL的高级编码知识授课日期：老师以DQ触发器实例://声明模块时，输入模块一定是
wire
libinglibo
·
2020-08-07 15:32
基于FPGA的LED跑马灯实现
2.在always快里面赋值的数据都定义成reg类型，
wire
一般是assignin_i=in;3.两个if连在一起编译会报错note:1.一个always
花式吃肉
·
2020-08-07 14:17
FPGA
FPGA那些事儿---驱动VGA电脑显示器显示代码
,vsync,red,green,blue);inputclk;inputrst_n;outputhsync;outputvsync;outputgreen;outputred;outputblue;
wire
李家之宝树
·
2020-08-07 12:04
STM32F103 DS18B20温度采集实验
实验简介单总线简介One-
Wire
总线是DALLAS公司研制开发的一种协议，它是由一个总线主节点，一个或多个从节点组成系统，通过一根信号线对从芯片进行数据的读取。
夕阳醉了晚霞
·
2020-08-07 11:22
星光STM32
交互原型画得丑？29个优秀UI/UX线框草图
草图来源：wireflow，ux_ui_
wire
摹客
·
2020-08-05 19:21
移动开发
web前端
架构设计
UI
产品经理
Vivado HLS 接口综合
VivadoHLS中常见的接口类型有：1.ap_none默认类型，该类型不适用任何I/O转换协议，它用于表示只读的输入信号，对应于HDL中的
wire
类型。
weixin_41967965
·
2020-08-05 15:46
linux系统移植之LCD驱动移植
一线触摸屏控制方式与其他方式有很大不同，内核资料提供的mini6410_backlight.c也不是真正的背光控制，真正的背光控制被mini6410_1
wire
_host.c劫持了。
mznd520
·
2020-08-05 13:05
上一页
8
9
10
11
12
13
14
15
下一页
按字母分类：
A
B
C
D
E
F
G
H
I
J
K
L
M
N
O
P
Q
R
S
T
U
V
W
X
Y
Z
其他