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xilinx；
Zedboard之Hello World（ISE14.6）
：1、通过USART和PC端通信，显示“HelloWorld”2、PC端发送Hex，相应的LED亮起（这里有MIO和EMIO各4个）平台如下：Zedboard板子一枚、ISE14.6河蟹版软件一套据说
Xilinx
edo_full
·
2020-08-22 09:18
Zynq
Zedboard
helloworld
ISE_软件基本使用流程（win10 的bug&工程&约束&仿真&烧写&mcs固化）
、下载程序3、win10与ISE的bug解决方案4、固化程序5、ISE搭配Modelsim软件的使用1、关联modelsim路径2、添加TB文件3、编译仿真库实现功能仿真4、门级仿真6、ISE无法编译
XILINX
ciscomonkey
·
2020-08-22 09:03
Xilinx_ISE
XILINX
原语使用
XILINX
原语使用原语，其英文名字为Primitive，是
Xilinx
针对其器件特征开发的一系列常用模块的名字，用户可以将其看成
Xilinx
公司为用户提供的ip，是芯片中的基本元件，代表FPGA中实际拥有的硬件逻辑单元
我在北雷学IC
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2020-08-22 09:28
分享
xilinx
下载mcs文件到flash
http://wenku.baidu.com/view/0103a23b5727a5e9856a6156.htmlhttp://blog.csdn.net/ywhfdl/article/details/7632979首先要将bit文件转为MCS文件，然后下载MCS文件到ROM中。在ISE或EDK下生成BIT文件，可通过IMPACT对FPGA进行配制，bit文件是配制到FPGA内部RAM的，掉电就没
weiweiliulu
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2020-08-22 09:28
xilinx
xilinx
IDDR原语时序图
OPPOSITE_EDGEMode传统的输入DDR解决方案或OPPOSITE_EDGE模式是通过ILOGIC模块中的单个输入实现的。数据在时钟的上升沿通过输出Q1提供给FPGA逻辑，在时钟的下降沿通过输出Q2提供给FPGA逻辑。该结构类似于Virtex-6FPGA实现。图1显示了使用OPPOSITE_EDGE模式的输入DDR的时序图。SAME_EDGEMode在SAME_EDGE模式下，数据在同一
u011600372
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2020-08-22 09:26
xilinx
如何对
xilinx
FPGA进行bit文件加密
加密的优点
xilinx
的V6和7全系列FPGA支持AES256加密，加密的好处：1，可以防止别人回读或者对你的程序进行逆向；2，防止更改烧写的bit文件。
kuangxin_0
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2020-08-22 09:25
FPGA
ISE iMPACT bit生成mcs
一，bit转换成mcs文件1,打开开始菜单->选择所有应用程序->
Xilinx
DesignToos->ISEDesignSuite14.7->ISEDesignTools->64bitsTolls->iMPACT2
dragon_cdut
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2020-08-22 09:51
zynq
7000
SOC
Xilinx
公司原语的使用方法
Xilinx
公司原语的使用方法原语，其英文名字为Primitive，是
Xilinx
针对其器件特征开发的一系列常用模块的名字，用户可以将其看成
Xilinx
公司为用户提供的库函数，类似于C++中的“cout
Phenixyf
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2020-08-22 09:13
FPGA
Xilinx
FPGA原语总结
e3623a60caaedd3383c4d3e2.htmlBUFGIBUF和IBUFDSIBUFG和IBUFGDSOBUF和OBUFDSOBUFG和OBUFGDS原语，其英文名字为Primitive，是
Xilinx
dxz44444
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2020-08-22 09:30
FPGA资源
FPGA之原语的使用
不管在Altera还是在
Xilinx
的开发工具中，都有许多的原语。这些原语相当于函数调用，其实就是模块调用。除了原语，还有基本语法，真是太好了！那我们怎么看这些东西呢？
Snail_Walker
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2020-08-22 09:56
Digital
Chip
Design
Xilinx
ISE在Win10下的一些问题。
解决方法：（引自百度文库.杨丹）找到程序安装路径下的这两个文件夹X:\
Xilinx
\14.7\ISE_DS\ISE\lib\nt64X:
calmisi
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2020-08-22 09:48
FPGA
FPGA配置MC8051IP软核
AlteraFPGA开发板，恰好在网上看到FPGA搭建ARMx系列软核的文章，也想动手往这块板子配置ARMx软核，无奈的是针对Altera的FPGA配置ARM软核没有太多大佬跟进（有哪位dalao实现了请分享下…），
Xilinx
QuanSirX
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2020-08-22 09:14
FPGA
MC8051
FPGA加速卡
1.板卡概述本平台是一款基于PCIExpress总线架构的高性能FPGA算法加速卡，该FPGA加速板卡采用
Xilinx
的高性能7系列FPGA作为运算节点。
book9997
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2020-08-22 09:41
Xilinx
原语
使用原语的好处，可以直接例化使用，不用定制IP；即可通过复制原语的语句，然后例化IP，就可使用；
Xilinx
是通过直接修改原语中的参数再例化IP来使用；
Xilinx
公司的原语分为10类，包括：计算组件，
Chauncey_wu
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2020-08-22 09:39
FPGA开发
[zz]
Xilinx
中ise原语的使用
1、IBUFGDS输入全局时钟及DCM分频使用：IBUFGDS#(.DIFF_TERM("FALSE"),//DifferentialTermination(Virtex-4/5,Spartan-3E/3A).IOSTANDARD("DEFAULT")//SpecifiestheI/Ostandardforthisbuffer)IBUFGDS_inst(.O(CLK_SYS),//Clockbuf
Catsirblack
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2020-08-22 09:04
FPGA
Xilinx
FPGA全局时钟和第二全局时钟资源的使用方法
目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元(IOB)和选择性块RAM(
bigint6904
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2020-08-22 09:29
Xilinx
原语简介--（
Xilinx
FPGA开发实用教程）
前言简要整理本书部分章节内容，详细内容可以参考阅读原著《
Xilinx
FPGA开发实用教程--田耘著》！
工作使我快乐
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2020-08-22 09:01
FPGA基础进阶
（27）
XILINX
FPGA bit文件转换成MCS文件（FPGA不积跬步101）
1引言当FPGABIT文件在线调试结束后，就不能下载BIT文件了，BIT文件加载掉电丢失；这时就需要固化FPGA文件，一般是将BIT文件转换为MCS文件，然后将该文件加载到FLASH中，掉电不会丢失，但是加载完后需要重启板卡。2BIT文件转换为MCS文件流程2.1使用软件1）ISE14.7（IMPCAT）2）vivado2018.32.2MCS转换流程（IMPCAT）1）转备好要转换的bit文件；
宁静致远dream
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2020-08-22 09:12
FPGA小试牛刀
（28）
XIlinx
FPGA 原语简介（FPGA不积跬步101）
笔者主要从事
Xilinx
FPGA开发，这里只介绍
XIlinx
FPGA原语。使用原语的好处，可以直接例化使用，不用定制IP；项目开发中经常用到和IO有关的原语。
宁静致远dream
·
2020-08-22 09:12
FPGA小试牛刀
基于PYNQ的AD采集系统
但是考虑到
XILINX
官方的PYNQ-Z2开发板管脚很少，所以使用另一块XLINX的FPGA（SPANTAN-6）接两片黑金的AN706
逆变高压
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2020-08-21 20:17
PYNQ
xilinx
ssdpedestrian 部署过程
1、cf_ssdpedestrian_coco_360_640_0.97_5.9G2、Caffe_
Xilinx
编译1.安装依赖#apt-getinstalllibprotobuf-devlibleveldb-devlibsnappy-devlibopencv-devlibhdf5
gloriazhang2013
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2020-08-21 09:53
计算机视觉
caffe
Zynq-7000电子相册的实现
AXI_VDMA的介绍
Xilinx
的AXIVDMA（VideoDirectMemoryAccess）核是个软核。它提供了高带宽的直接内存存取在内存和支持AXI4-Streamvideo的目标互联。
微信公众号：FPGA开源工作室
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2020-08-21 08:25
FPGA
FPGA数字图像处理
串口接收模块 5倍速率采样
timescale1ns/1ps//Company://Engineer:////CreateDate:18:27:3705/06/2015//DesignName:uartRxDemo//ModuleName:E:/
Xilinx
sun shang chao
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2020-08-21 08:25
FPGA
台积电已经生产出10亿颗没有缺陷的7nm芯片
资料显示，台积电7nm的第一批产品包括比特大陆的矿机芯片、
Xilinx
（赛灵思）的FPGA芯片、苹果A12、华为麒麟980等。如果将这些芯片平铺开来的话，10亿颗7nm芯片相当于可铺满13个
科技美学
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2020-08-21 00:00
Xilinx
AXI4总线概述
1ZYNQ-7000与AXI1.1AXI总线概述1.1.1三种类型ZYNQ支持AXI4-Lite，AXI4和AXI4-Stream三种AXI（AdvancedeXtensibleInterface）总线协议。AXI4：主要面向高性能地址映射通信的需求，是面向地址映射的接口，允许最大256轮的数据突发传输。AXI4-Lite：是一个轻量级的地址映射单次传输接口，占用很少的逻辑单元。AXI4-Stre
dwp1147170607
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2020-08-20 17:18
Xilinx
嵌入式设计相关
工程师看FPGA的前世今生1
Altera
Xilinx
LatticeCPLDFPGA细颗粒查找表结构分段式路由布线结构AlteraFPGA粗颗粒结构，嵌入式存储器，长联线结构.在这个论坛里，看到多数朋友在讨论技术问题。
embed98123
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2020-08-20 11:33
简易频谱分析仪
简易频谱分析仪[2005年电子大赛二等奖]文章来源：凌阳科技教育推广中心作者：国防科技大学李楠刘亮李俊发布时间：2006-8-2912:14:43摘要：本设计以凌阳16位单片机SPCE061A为核心控制器件，配合
Xilinx
Virtex-IIFPGA
zhanghefu
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2020-08-20 02:09
ZCU106 VCU Linux驱动转裸机驱动篇（三）
ZCU106VCULinux驱动转裸机前言之前感觉都是在做应用层的分析，今天来个驱动层面的吧开始前两篇都是应用层分析，今天分析驱动层面的，首先加载开机打印项[7.488846]
xilinx
-vcu-corea0140000
Donce Jiang
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2020-08-20 02:52
VCU
ARM
zynq
嵌入式
arm
Zynq VCU 实时转码测试
ZynqVCU实时转码Demo性能测试准备视频源：petalinux.
xilinx
.com/sswreleases/video-files视频帧率转换工具：fmpeg帧率转化命令行：r后面是输出的帧率ffmpeg.exe-i
Donce Jiang
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2020-08-20 02:52
ARM
zynq
赛灵思
xilinx
平台drm分析
不管什么设备输出，使用drm框架，都要做几个步骤：fb、crtc、plane、encoder和connector初始化；以
xilinx
异构平台设计在FPGA端的HDMI为例，跟读代码分析：1.HDMI驱动模块这里涉及到就是
夕阳-鼬
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2020-08-20 01:39
drm
Xilinx
FPGA功耗评估（笔记）
Xilinx
PowerEstimatorUG440XPE（
Xilinx
PowerEstimator）功耗包括静态功耗和动态功耗动态功耗的动态部分（易操作）动态功耗的静态部分静态功耗，降低功耗，电压和功耗关系
请叫我小菜鸡先生
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2020-08-20 00:14
FPGA
xilinx
dma调试笔记
按照官方案例，启动接收传输：u32Status=XAxiDma_SimpleTransfer(&AxiDma,(UINTPTR)RxDMAPtr,(u32)(1024),XAXIDMA_DEVICE_TO_DMA);if(Status!=XST_SUCCESS){printf("dmafromdeviceerror:%d\n",Status);pthread_exit(0);}发现接收到的中断总会
左氏浮夸
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2020-08-20 00:33
FPGA
Xilinx
7系列FPGA概览
Xilinx
7系列FPGA概览文章目录
Xilinx
7系列FPGA概览1.
Xilinx
的四个工艺级别2.Virtex、Kintex、Artix和Spartan3.7系列特点4.7系列命名规则5.7系列资源概括
碎碎思
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2020-08-19 23:24
FPGA
FPGA
Xilinx
功耗分析
针对FPGA设计中的功耗分析，
Xilinx
公司推出了简单的速查表格和专用的功耗分析工具——XPower。对于开发初期的FPGA功耗估算，设计者一般使用
Xilinx
公司提供的简单图表和公式。
TIC_YX
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2020-08-19 23:03
FPGA
VHDL
fpga
互联网
Build an image and run it in the QEMU emulator on Yocto Project Release 1.8(fido)
BuildanimageandrunitintheQEMUemulatoronYoctoProject1.DevelopmentEnvironmenthostmachine:Ubuntu14.04runningonvirtualboxtargetmachine:qemufor
Xilinx
zynq1.1
qq_38912170
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2020-08-19 11:39
linux
Xilinx
7系FPGA LVDS使用要注意了，供电不能搞错
最近新做了一块板子，用到Spartan7芯片对前级视频源叠加OSD菜单，前级会将HMDI转成LVDS送给FPGA处理，在原理图设计阶段没有仔细阅读fpga手册，导致LVDSBANK供电错误，应该接2.5V，实际接3.3V，且BANK供电没有用磁珠隔开，整板3.3V铺在一个平面，导致fpgalvds无法工作。搜集了相关资料，这里做下小结，避免后续再犯类似错误。--------------------
达则兼济天下SEU
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2020-08-19 10:33
FPGA/DSP
FPGA入门
Xilinx
暑期学校学习Day2
早上的课程流程1、SEA开发板简介这部分没怎么听，自己用的EGO1，听起来SEA好用一些，而且本次课程的实验指导书用的也是那个板子，EGO1要多花点时间了。2、FPGA开发流程利用Vivado进行FPGA开发设计的操作流程，比较固定，硬件描述语言设计，写激励仿真，进行引脚绑定，生成BIT流下到板子里调试，网上资料很多。然后讲了一些案例，Arduino+FPGA案例、ESP32+FPGA案例。这部分
半__月
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2020-08-19 08:15
《深入浅出玩转FPGA》笔记1~3
文章目录1初识FPGA1.1FPGA与ASIC1.2FPGA与CPLD1.3Altera与
Xilinx
1.4Verilog与VHDL1.5FPGA基本结构2应用领域2.1片上系统3开发流程该部分是书的第一部分
吉大秦少游
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2020-08-19 06:13
硬件逻辑与硬件描述
AR# 66297 SDK - 设计助手
https://china.
xilinx
.com/support/answers/66297.html系统调试程序:答复记录说明(
Xilinx
Answer63871)XSDB内存访问失败：“ErrorInvalidaddressitcanhangPSinterconnect
写写代码想想她
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2020-08-19 01:33
zynq
Xilinx
vivado FIFO 与 Altera FIFO 一些注意事项（草稿）
FWFT：FirstWordFallThrough的缩写，好像是
Xilinx
的说法，Altera对应的概念是Show-aheadsynchronous(SASO)。
wugz89
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2020-08-18 18:46
FPGA
XILINX
VIVADO器件分配管脚：LVDS差分电平信号如何分配管脚？
引用：https://www.cnblogs.com/YangGuangPu/p/11478487.html最近在把QuartusPrime15.1的工程移植到Vivado2019.1，需要改变的地方还是很多的，先记一下差分信号在FPGA中的收发管脚定义和配置。以LVDS信号为例吧。在7SeriesFPGA&ZYNQ-7000AllProgrammableSoCLibraryGuideforHDL
yundanfengqing_nuc
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2020-08-18 10:16
xilinx
vivado的Combinatorial Loop Alert问题
[DRCLUTLP-1]CombinatorialLoopAlert:1LUTcellsformacombinatorialloop.Thiscancreatearacecondition.Timinganalysismaynotbeaccurate.Thepreferredresolutionistomodifythedesigntoremovecombinatoriallogicloops.I
yundanfengqing_nuc
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2020-08-18 10:16
FPGA
关于
xilinx
fir use reloadable coefficient的用法
最近用到系数可以重新配置的fir滤波器，调用
xilinx
提供的ipcore，使用了usereloadablecoefficient功能，但有以下几点疑问，哪位有用过的大虾能否指点迷津下1、使用usecoefficientsreloadable
长弓的坚持
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2020-08-18 10:38
FPGA开发
基于KU115的FPGA加速卡
该FPGA加速板卡基于
Xilinx
的高性能KintexUltraScaleFPGA设计，挂载2组DDR4SDRAM缓存单元，每组最大支持4GB容量，72bit（包含ECC，8bit），可实现进行复杂逻辑与算法时的数据缓存
FPGA IP
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2020-08-18 05:17
技术交流
上板子在线抓波发现app_rdy一直为低
现象使用
Xilinx
的MIGIP测试外挂DDR3的读写发现一段很短的时间后app_rdy恒为低，并且最后一个读出的数据全是F。
weixin_30846599
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2020-08-17 16:35
Xilinx
Vivado的使用详细介绍（3）：使用IP核
IP核（IPCore）Vivado中有很多IP核可以直接使用，例如数学运算（乘法器、除法器、浮点运算器等）、信号处理（FFT、DFT、DDS等）。IP核类似编程中的函数库（例如C语言中的printf()函数），可以直接调用，非常方便，大大加快了开发速度。使用Verilog调用IP核这里简单举一个乘法器的IP核使用实例，使用Verilog调用。首先新建工程，新建demo.v顶层模块。添加IP核点击F
南方铁匠
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2020-08-17 05:53
FPGA
FPGA
IP核
Linux CAN驱动及测试总结
平台：Zynq-7010内核：Linux3.14.52
Xilinx
官网CAN驱动相关：http://www.wiki.
xilinx
.com/Linux+CAN+driver1、内核中开启CAN总线：1）
躺着的树懒
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2020-08-17 03:34
基于zynq的CAN接口移植
二向内核中添加
xilinx
的can的驱动模块[*]Networkingsupport--->CANbussubsy
chenzhuanhan1007
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2020-08-17 00:52
Xilinx
FPGA_as_a_Service之
Xilinx
Base Runtime脚本分析 /utilities/docker_install.sh
Xilinx
FPGA_as_a_Service之
Xilinx
BaseRuntime脚本分析host_setup.sh运行会调用/utilities/docker_install.sh脚本安装docker
肥叔菌
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2020-08-17 00:31
FPGA开发
Xilinx
FPGA_as_a_Service之
Xilinx
Base Runtime脚本分析 run.sh
看其中的usage函数，列出了脚本参数的使用usage(){echo"Runningrun.shtostartadockercontainerforXRTruntime."echo""echo"Usage:"echo"./run.sh--version--os-version"echo"./run.sh-v-o"echo":2018.3/2019.1/2019.2"echo":ubuntu-18.
肥叔菌
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2020-08-17 00:31
FPGA开发
fpga
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