xilinx；第30页

基于Xilinx PYNQ-Z2 Verilog任意模值带置位可逆加减计数器（六位数码管显示）

本系统为有置数端的任意模长可调加减计数器，由分频电路模块、加减可切换计数器模块、按键消抖模块、译码显示电路模块和校时电路模块五大部分构成，其主要功能是计数，通过1s计数时钟也可用作简易定时器、秒表等。该计数器还通过显示译码电路将计数器的状态、模值以及计数器数值直观的在6位7段共阴极数码管上显示出来，左边两位显示计数器数值，中间两位“Ad”表示当前为加法器状态，“FE”表示当前为减法器，右边两位显示

wking2098·2020-09-13 18:34

赛灵思XC7Z010-1CLG400C

Xilinx(赛灵思)是全球领先的可编程逻辑完整解决方案的供应商。

weixin_44218980·2020-09-13 17:44

同步电路和异步电路的区别

摘自何宾著《XilinxFPGA设计权威指南》P86~P91同步电路和异步电路的区别在于电路触发是否与驱动时钟同步，从行为上讲，就是所有电路是否在同一时钟沿下同步地处理数据。

平平仄仄平·2020-09-13 16:57

Xilinx的FPGA硬件设计一——电源篇

FPGA最小系统说白了就是设计一个最小系统，其可以作为日后一系列产品的基础，一是可以加快开发流程，二是可以降低开发难度，本次选用的芯片是Xilinx(赛灵思)的7系列（ARTIX）的FPGA。

叫啥才能不重名呢·2020-09-13 16:29

XILINX FPGA电源设计指南

为FPGA应用设计优秀电源管理解决方案不是一项简单的任务，相关的技术讨论有很多很多。今天小编要为大家分享的内容『FPGA的电源管理』主要有两个目的——☞找到正确解决方案并选择最合适的电源管理产品☞如何优化实际解决方案使其用于FPGA找到合适的电源解决方案寻找为FPGA供电的最佳解决方案并不简单。许多供应商以适合为FPGA供电的名义推销某些产品。为FPGA供电的DC-DC转换器选择有何特定要求？其实

打怪升级ing·2020-09-13 14:51

xilinx FPGA约束文件

**约束文件实际上就是将你的verilog中定义的端口号与FPGA板子上的IO口建立起联系，也同样是告诉软件该如何分配你所定义的端口号以生成对应的bit文件。**下面是关于约束文件的详细内容1、约束文件的后缀名为.xdc；2、约束文件中的内容大体分为两类：1：IO口与端口的链接；2：该IO口的最高电平定义；![这是一个约束文件中的一部分，可以看出由两部分组成](https://img-blog.c

feifansong·2020-09-13 14:26

UltraScale Architecture GTY Transceivers 学习

XilinxUltraScale™体系结构是第一个ASIC类AllProgrammable体系结构，用于通过智能处理实现每秒几百千兆位的系统性能，同时有效地在芯片上路由和处理数据。

superyan0·2020-09-13 13:57

FPGA一路时钟源产生差分时钟（vivado）

xilinx原语位OBUFDS，用法如下：OBUFDSinstance_name(.O(clk_output_n),.OB(clk_output_p),.I(clk_input));但这里有一个问题，输出的差分时钟务必直接连接到

Ocean_VV·2020-09-13 12:14

Xilinx 7 series设计单元Buffer与IO——BUFG、IBUFG、IBUFDS_GTE2等

目录概述BufferIO参考文献概述FPGA里面有2种电路的基本设计元素primitives原语：是设计的基本单元，例如缓存BUF，D触发器FDCE，macros宏：由原语或者宏组成，例如FD4CE就是4个FDCE组成。但是不同的FPGA芯片会有不同的设计资源。我们编写的Verilog通过综合之后就是映射成了原语与宏的电路组合。因此Verilog与原语或宏的关系，就像C语言与汇编。FPGA的设计资

king阿金·2020-09-13 12:32

RapidIO协议

RapidIO】1、RapidIO协议概述【高速接口-RapidIO】2、RapidIO串行物理层的包与控制符号【高速接口-RapidIO】3、RapidIO串行物理层的包传输过程【高速接口-RapidIO】4、XilinxRapidIO

山音水月·2020-09-13 12:23

FPGA差分转单端，单端转差分 IBUFDS OBUFDS BUFG

Xilinx，IBUFDS原语IBUFDS#(.DIFF_TERM("FALSE"),//DifferentialTermination.IBUF_LOW_PWR("TRUE"),//Lowpower=

jkstdio.h·2020-09-13 12:27

【SRIO】4、Xilinx RapidIO核详解

目录一、RapidIO核概述二、RapidIO核接口说明2.1逻辑层接口2.2Buffer接口2.3物理层接口2.4寄存器空间三、使用RapidIO核3.1设计指南3.2时钟3.3复位3.4RapidIO协议简介四、RapidIO核配置五、总结六、参考资料一、RapidIO核概述RapidIO核的设计标准来源于RapidIOInterconnectSpecificationrev2.2，它支持1x

正在登录123·2020-09-13 06:51

基于Xilinx的RapidIO核配置和AXI-SRIO核设计

图0.1SRIO应用场景Xilinx现在有支持SerialRapidIOGen2的核，可以应用在此场景中，但Xilinx的RapidIO核对外接口仅有AXI流接口，且对各类数据流的处理需要外部单独设计，

wbyjerry·2020-09-13 06:17

Xilinx FSBL 代码简析

在分析ZYNQ7000启动流程时，发现FSBL工程在其中起到了非常重要的作用。参考了许多别人分析的过程，在这里也总结一下自己的代码分析流程。1.在FSBL工程中首先找到main函数，第一眼看到的就是ps7_init()；从注释可以看到这里是对MIO,PLL,CLK,DDR进行初始化。intmain(void){u32BootModeRegister=0;u32HandoffAddress=0;u3

我可能是个程序员·2020-09-13 05:58

vivado xilinx 网盘资料

ZYNQ系列教材使用一套教材讲解，代码和原理图独立配套对应型号MIZ701N硬件基资料础包：http://pan.baidu.com/s/1kVuLyth密码：mmkiMIZ701N-7010-FREE_CODE:http://pan.baidu.com/s/1bo7GMp5密码：i64cMIZ701N-7020-FREE_CODE:http://pan.baidu.com/s/1o8DGlGu密

碰碰跳跳·2020-09-13 05:11

PLL模块使用中的一些错误

Xst:2035-Porthasillegalconnections.Thisportisconnectedtoaninputbufferandothercomponents.InputBuffer:XILINX

highball·2020-09-13 05:23

i2c对24c32进行读写

feifansong·2020-09-13 05:53

打开别人的vivado项目文件出错：Error when launching...Launcher time out.

问题描述：今天从老师那里考了一个vivado项目过来，我随便放在一个目录下，然后打开他的项目文件.xpr图1报如下错误：Errorwhenlaunching'D:\Xilinx\Setup\Vivado

LANHUAMANJIANGHONG·2020-09-13 04:45

Vivado Tcl使用 —— 自定义命令设计

而Xilinx的新一代Vivado开发套件集成了很多的Tcl脚本命令，或者说Vivado就是一个Tcl脚本的合集。掌握Tcl在vivado中的相关技巧，可以在工作中节约很多重复劳动，提升效率。

DaMi_Blog·2020-09-13 04:26

在设备中无缝集成1588感知的以太网交换

片上系统工程SL（SoC-e）是用于XilinxFPGA的以太网交换和IEEE1588IP内核的领先提供商。自2010年以来，SoC-e已获得电气，工业和航空航天领域最大的跨国公司的许可。

工业通讯__HongKe·2020-09-13 04:29

ISE12.4使用modelsim10.0版本进行仿真

首先下载ISE12.x版本的库编译补丁compxlib_modelsim_10.zip1.使用命令行1》windowscmd命令下进入$env(XILINX)\bin\nt（$env(XILINX)表示

weixin_30583563·2020-09-12 17:46

[笔记]modelsim前仿后仿各种问题

我在ISE中启动modelsim时出现了下面的错误Loadingwork.tb_ic1_func#**Error:(vsim-19)Failedtoaccesslibrary'xilinxcorelib_ver'at"xilinxcorel

weixin_30271335·2020-09-12 17:07

ISE 使用时遇到的问题

1、第一次在xilinx和modelsim联合仿真的时候出现这种错误Error:(vopt-19)Failedtoaccesslibrary'xilinxcorelib_ver'at"xilinxcorelib_ver

weiweiliulu·2020-09-12 17:03

xilinx ISE 软件仿真时出现 Error: (vlog-19) Failed to access library 'rtl_work' at "rtl_work"解决办法

通常情况下一台电脑上即装有ISE，又装有quartusii且二者的仿真库都在modelsim里编译好，在用modelsim仿真过quartusii工程之后再用modelsim仿真ISE工程就会出现如题所示错误：Error:(vlog-19)Failedtoaccesslibrary'rtl_work'at"rtl_work"，此时在modelsim界面的library栏处找到work(unavai

秋风雨打铁·2020-09-12 17:54

Zynq-7000系列平台linux下操作MIO/EMIO GPIO方法

开发板：Zynq7030数据采集板开发环境：XilinxVivado+SDK-18.3交叉编译工具：arm-linux-gnueabihf-目的：通过Linux下GPIO驱动控制开发板上的LED灯linux

Linux_Coder1130·2020-09-11 19:12

Zynq TTC蜂鸣器驱动开发

目的：在Zynq7030平台开发ttcpwm驱动程序，以驱动蜂鸣器鸣叫硬件平台：Zynq7030软件平台：xilinxlinux2018.2版本（源码linux-xlnx-xilinx-v2018.2）

Linux_Coder1130·2020-09-11 19:12

基于模型的无线通信原型验证系统

解决方案基于模型的无线通信原型验证系统采用MathWorks公司的MATLAB/Simulink、Xilinx公司的SystemGenerator软件、以及Nutaq公司的MBDK，其中MBDK提供了完全集成在

chuopenghou2269·2020-09-11 14:41

ubuntu petalinux 2018 安装操作说明

安装依赖库和依赖工具2安装Petalinux修改petalinux目录的所有者为普通用户注意，这一步最容易出错，Petalinux的安装目录的所有者必须是普通用户，否则将无法安装过程中将会遇到各种问题从Xilinx

one_u_h·2020-09-11 03:57

xilinx 7系列 FPGA加载配置

FPGA加载配置的接口两种方式：串行接口，如常见的SPIflash进行加载配置。8位，16,32位，的并行接口，如flash器件进行加载配置。由于fpga的配置数据运行在cmos配置锁存器上，每次断电后即消失，因此每次上电都需要通过特殊的配置引脚对其做一次比特流重新加载。不同配置器件可以分为以下方式：主串配置模式从串配置模式主并配置模式从并配置模式JTAG/边界扫描配置模式主串外设接口（SPIfl

one_u_h·2020-09-11 03:57

FPGA的速度等级

不很严密地说，“序号越低，速度等级越高”这是AlteraFPGA的排序方法，“序号越高，速度等级也越高”这是XilinxFPGA的排序方法。

zstars09·2020-09-10 22:44

Xilinx FPGA 配置之BOOTSTS寄存器

BOOTSTS(bootstatus)引导历史状态寄存器以下是UG570对该寄存器的描述Boothistorystatusregister,ItcanonlyberesetbyPOR(Power-OnReset),assertingPROGRAM_B,orissuingaJPROGRAMinstruction.AtEOSoranerrorcondition,status(_0)isshiftedt

Angry Noob·2020-09-10 21:43

speed grade的选择

如EP4CE15F17C8就选择8.关于速度等级详细介绍：http://www.61ic.com/FPGA/Xilinx/201109/37277.html

xz30mzq·2020-09-10 21:09

Ubuntu 12.04下搭建Xilinx交叉编译环境

Ubuntu12.04下搭建Xilinx交叉编译环境，本人的Linux是Ubuntu12.04LTS。1.更新源为方便使用，可以首先更新Linux系统的源。更新源的方法有很多，在此不细说。

xhoufei2010·2020-09-10 21:27

xilinx fpga 温度等级

xilinxfpga温度等级E扩展级(商业级）0~100°I工业级-40~100℃Q汽车级-40~125℃XA(XA打头）M军工级-55~125℃(DEFENSEGRADE)

weixin_40039675·2020-09-10 20:46

【转帖】Altera官方资料整理

本贴转载至：http://blog.cec.pandabuying.com/xilinxue/161808.aspx，在此对原作者辛勤劳作表示最诚挚的谢意！

weixin_34405925·2020-09-10 20:21

FPGA speed grade

Altera的-6、-7、-8速度等级逆向排序，Xilinx速度等级正向排序。

weixin_34306676·2020-09-10 19:53

整理：FPGA选型

现在FPGA主要有4个生产厂家，ALTERA，XILINX，LATTICE和ACTEL。

weixin_34087503·2020-09-10 19:12

基于FPGA的任意分频器设计

尽管目前在大部分设计中还广泛使用集成锁相环（如Altera的PLL，Xilinx的DLL）来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行

weixin_34082695·2020-09-10 19:11

加速人工智能落地阿里云发布全新FPGA计算实例F2

9月12日，阿里云宣布将推出新一代FPGA计算实例F2，该产品基于Xilinx(赛灵思)硬件可编程芯片打造，可在云上实现FPGA加速业务的快速研发、安全分发、一键部署和弹性伸缩，为人工智能产业提供加速服务

weixin_33725126·2020-09-10 19:10

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FPGA的速率等级和温度等级

FPGA工程师在选型时都会选择速率等级和温度等级两个参数，速率等级Altera有-6-7-8的差异而xilinxFPGA则是-1-2和-3。

恋天的风·2020-09-10 18:21

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Ubuntu16.04构建Xilinx交叉编译环境Xilinx在gcc的基础上开发了自己的一套交叉编译工具链，使用如下步骤进行安装。

美麗突然發生·2020-09-10 17:22

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今天给大侠带来在XilinxFPGAbit文件加密，话不多说，上货。当你的项目终于做完了，到了发布的关键节点，为了防止自己的心血被别人利用，最好对产品进行bit加密。

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今天给大侠带来FPGAXilinxVivado2017.2安装教程，话不多说，上货。各类软件安装包获取方式Vivado2017.2版本安装包获取，可在公众号内部回复“Vivado2017.2安装包”。

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