E-COM-NET
首页
在线工具
Layui镜像站
SUI文档
联系我们
推荐频道
Java
PHP
C++
C
C#
Python
Ruby
go语言
Scala
Servlet
Vue
MySQL
NoSQL
Redis
CSS
Oracle
SQL Server
DB2
HBase
Http
HTML5
Spring
Ajax
Jquery
JavaScript
Json
XML
NodeJs
mybatis
Hibernate
算法
设计模式
shell
数据结构
大数据
JS
消息中间件
正则表达式
Tomcat
SQL
Nginx
Shiro
Maven
Linux
xilinx；
Vivado HLS入门笔记
视频（B站也有）：跟
Xilinx
SAE学HLSVivadoHLS的说明C/C++:HLS“利用C直接写出硬件”，优化算法+指导综合工具→HDL(IP)。
Morol_
·
2020-08-16 00:08
Vivado
作品交流：滤波器设计－陷波器仿真
Q：我是一名在校的大学生，学习通信专业，在学习杜勇老师的数字滤波器的MATLAB与FPGA实现—
Xilinx
/VHDL版，第七章的自适应陷波器的FPGA实现的时候，通过使用E7_5_NotchFilter
杜勇老师
·
2020-08-16 00:33
著作回复
Vivado-hls使用实例－详细教程
【引言】本系列教程演示如何使用
xilinx
的HLS工具进行算法的硬件加速。分为三个部分，分别为HLS端IP设计，vivado硬件环境搭建，SDK端软件控制。
暖暖的时间回忆
·
2020-08-16 00:45
Vivado
xilinx
vivado 2019 驱动问题,Connecting to hw_server url TCP:localhost:3121,jtag连接不上
问题：在对vivado2019.2软件中烧写比特流时，打开硬件目标找不到JTAG，opentarget连接不上，显示信息为：INFO:[Labtools27-2285]Connectingtohw_serverurlTCP:localhost:3121INFO:[Labtools27-3415]Connectingtocs_serverurlTCP:localhost:3042解决方法：一般情况下
phflovelt
·
2020-08-16 00:08
FPGA学习
#
编译仿真的错误警告
FGPA_Microblaze UART中断
Microblaze之UART中断FPGA自带Microblaze底层库函数位置：XX\Xilix\14.7\ISE_DS\EDK\sw\
Xilinx
ProcessorIPLib\drivers。
鑫远's技术博客
·
2020-08-16 00:06
FPGA
【
xilinx
DDR3 初探1】用户接口刷新问题
转载自EETOPhttp://bbs.eetop.cn/thread-875310-1-1.html【背景】一年多没有写FPGA代码了，最近开始搞DDR项目，想深入研究一下DDRIP核的三个刷新接口【平台】A7+DDR3【结论】结果发现这三个接口刷新与否没有本质区别，不用主动刷新此接口；IP核自己刷新就行；【步骤】将黑金A7101的代码移植到另一块开发板上，在DDR读写结束的时候，手动将app_r
leo952753280
·
2020-08-15 23:10
FPGA
DDR3
string is an unknown type
SimulationfailsinVivadoSimulatorwithERROR:[VRFC10-51]stringisanunknowntype描述解决方案链接问答记录描述VersionFound:MIG7Seriesv2.0Rev2VersionResolved:See(
Xilinx
Answer54025
Bryan_NJ
·
2020-08-15 23:36
FPGA
SDSoc学习（一）：使用MIO驱动LED
简介在
XILINX
官网上看见了一些SDSoc的介绍视频，感觉这个工具很强大，我之前也有一点点VIVADO+HLS的学习经历，感觉会为学习SDSoc提供一些帮助，所以就尝试学习学习。
CLGo
·
2020-08-15 22:16
FPGA开发之RAM IP的使用
在
Xilinx
的IP核里有
xilinx
coregenerator里面的memoryinterfacegenerator和blockram，使用这两
李锐博恩
·
2020-08-15 22:35
Verilog/FPGA
实用总结区
【原创】
Xilinx
：K7 DDR3 IP核配置教程
【原创】
Xilinx
：K7DDR3IP核配置教程本文为明德扬原创文章，转载请注明出处！
MDYFPGA
·
2020-08-15 21:32
FPGA
fpga
【至简设计案例系列】基于FPGA的密码锁(
XILINX
ISE版)
本文为明德扬原创及录用文章，转载请注明出处！作者：造就狂野青春一、总体设计1、概述本文基于明德扬至简设计法和明德扬设计规范，设计了一个基于FPGA的数字密码锁，实现了在拨码开关条件下，按键设置密码、按键输入解锁密码，密码正确时正确指示灯亮、密码错误时或者默认状态错误指示灯亮，密码正确时一位数码管显示1，其他情况显示0。本案例的扩展和应用在现实生活中具有重大意义。在本案例的设计过程中，应用了至简设计
MDYFPGA
·
2020-08-15 21:32
FPGA
第四篇：vivado mig IP的仿真
FPGA开源工作室将通过五篇文章来给大家讲解
xilinx
FPGA使用migIP对DDR3的读写控制，旨在让大家更快的学习和应用DDR3。
Lynrxl
·
2020-08-15 21:29
DDR3
Zynq通过TFTP进行启动
ZYNQ芯片的启动开发平台：虚拟机：VirtualBoxUbuntu：14.04Ubuntu中安装Vivado2015.4和SDK硬件平台：Zedboard开发板准备工作：1.Ubuntu中正确安装了
xilinx
零阶简振波
·
2020-08-15 21:28
Linux学习
ZYNQ开发
单口RAM、双口RAM、FIFO
单口与双口单口与双口的区别在于，单口只有一组数据线与地址线，因此读写不能同时进行；而双口有两组数据线与地址线，读写可同时进行；FIFO读写可同时进行，可以看作是双口；简单双口RAM与真双口RAM双口RAM分伪双口RAM（
Xilinx
CrazyUncle
·
2020-08-15 21:54
Verilog
集成电路
VIVADO HLS数组的优化
展开操作对一维数组采用Partition展开操作对多维数组采用Partition展开操作数组的映射和重组数组的MAP数组的ARRAY_RESHAPE总结参考文献[1]、lauren的FPGA(微信公众号)[2]、
Xilinx
朽月
·
2020-08-15 21:14
HLS
SDSoc学习（一）：使用MIO驱动LED
简介在
XILINX
官网上看见了一些SDSoc的介绍视频，感觉这个工具很强大，我之前也有一点点VIVADO+HLS的学习经历，感觉会为学习SDSoc提供一些帮助，所以就尝试学习学习。
朽月
·
2020-08-15 21:14
SDSOC
VIVADO HLS函数层面的优化
VIVADOHLS函数层面的优化参考文献项目简述数据类型对函数实现inline操作函数的Allocation操作函数的dataflow操作总结参考文献[1]、lauren的FPGA(微信公众号)[2]、
Xilinx
朽月
·
2020-08-15 21:14
HLS
真正理解阻塞逻辑赋值与非阻塞逻辑赋值
真正理解阻塞逻辑赋值与非阻塞逻辑赋值参考文献项目简述举例说明正确代码可综合代码测试代码仿真结果错误代码可综合代码仿真结果总结参考文献[1]、数字芯片实验室（微信公众号）项目简述因为最近参加
Xilinx
暑假计划比较忙
朽月
·
2020-08-15 21:44
FPGA
FPGA
Verilog
基于FPGA的IP核RAM的设计和调用
首先，使用
Xilinx
ISE建立一个RAM的IP核。步骤如下：1）用ISEProjectNavigator新建一个工程，命名为IP_RAM，右击工程，进
李锐博恩
·
2020-08-15 20:07
Verilog/FPGA
实用总结区
【高速接口-RapidIO】4、
Xilinx
RapidIO核详解
一、RapidIO核概述RapidIO核的设计标准来源于RapidIOInterconnectSpecificationrev2.2，它支持1x，2x和4x三种模式，每通道的速度支持1.25Gbaud，2.5Gbaud，3.125Gbaud，5.0Gbaud和6.25Gbaud五种。RapidIO核分为逻辑层（LogicalLayer），缓冲（Buffer）和物理层（PhysicalLayer）三
weixin_30951743
·
2020-08-15 16:22
72.
xilinx
vivado zynq vdma仿真及应用详解（一）
一：
xilinx
vdmaIP例化以及接口介绍上面图片就是在vivado2015.4中例化vdma的界面，首先对参数做些介绍：FrameBuffers：选择vdma缓存几帧图像，这里默认是写通道和读
weixin_30949361
·
2020-08-15 16:50
【高速接口-RapidIO】6、
Xilinx
RapidIO核仿真与包时序分析
提示：本文的所有图片如果不清晰，请在浏览器的新建标签中打开或保存到本地打开一、软件平台与硬件平台软件平台：操作系统：Windows8.164-bit开发套件：Vivado2015.4.2硬件平台：评估板：ZYNQ-7ZC706EvaluationBoard二、介绍上篇文章的最后一小节已经对例子工程进行仿真并通过命令log_wave–r/*记录了所有信号的波形，这篇文章主要介绍RapidIO核的仿真
weixin_30629977
·
2020-08-15 16:05
gtx/gth学习总结
1.
Xilinx
-7Series-FPGA高速收发器使用学习—RX接收端介绍转自：https://blog.csdn.net/ladywn/article/details/53131313转自：https
遁地飞天的冰箱
·
2020-08-15 15:07
FPGA
Aurora协议调研
在
Xilinx
FPGA上使用是免费的，而且在ASIC上能以名义成本通过单独的许可证协议得到支持。简单的说来，它可以实现FPGA与FPGA之间的快
红烧的威化饼
·
2020-08-15 13:47
aurora IP核
AuroraIP核是
Xilinx
公司在Aurora协议和高速串行收发器Rocket基础上研发出来的硬核。该核嵌入在RocketI/O模块中，提供了简单的用户接口，极大地方便了信号的可操作性。
树桥上多情的kevin
·
2020-08-15 13:59
FPGA
FPGA基础知识23(
xilinx
高速收发器系列1：qpll cpll)
来自：http://blog.chinaaet.com/ladywn/p/5100018659#整理1：
Xilinx
的7系列FPGA随着集成度的提高，其高速串行收发器不再独占一个单独的参考时钟，而是以Quad
Times_poem
·
2020-08-15 13:24
FPGA基础知识
Aurora 8B/10B、PCIe 2.0、SRIO 2.0三种协议比较
业界广泛使用的
Xilinx
公司Virtex-6系列FPGA支持多种高速串行通信协议，本文针对其中较为常用的Aurora8B/10B和PCIExpress2.0，SerialRapidIO2.0三种协议进行了测试及对比分析
weixin_34378922
·
2020-08-15 12:06
Xilinx
系列 FPGA 高速收发器的一些知识
目录1.GTX概念1.1GT定义1.2GTX的分布1.3GTX结构2.ibert3.DRP端口1.GTX概念1.1GT定义GT的意思是GigabyteTransceiver,G比特收发器，通常叫serdes、高速收发器。GT有GTPGTXGTHGTZ。1.2GTX的分布7系列FPGA通常按照bank来分，对于GTX的bank，一般称为一个quad，因为一个bank中有4个独立的GTX通道。每个通道
weiweiliulu
·
2020-08-15 12:49
FPGA
xilinx
高速接口
ug871-vivado-high-level-synthesis-tutorial第二章lab2中文
步骤1建立TCL文件1.打开VivadoHLS命令提示符2.在windows系统中，采用Start>AllPrograms>
Xilinx
DesignTools>Vivado2014.2>VivadoHLS
zhulei5478565
·
2020-08-15 12:23
HLS：c/c++语言到Verilog HDL
原文地址：1：http://
xilinx
.eetrend.com/blog/98412：http://
xilinx
.eetrend.com/blog/98503：http://
xilinx
.eetrend.com
zhangduojia
·
2020-08-15 12:14
ZYNQ FPGA HLS旅程（1）
相当于把
XILINX
的官方文档实际操作了一遍。鉴于国内没有很多人讨论HLS和xfope
Spark Wang
·
2020-08-15 12:12
FPGA
HLS
Zedboard上运行Linaro系统（一）:SD卡分区
硬件环境：Zedboard不小于4G的SD卡软件环境：1.Vivado2015.2开发环境（其他也可）2.
Xilinx
SDK2015.23.Ubuntu14.044.
xilinx
的交叉编译器arm-
xilinx
-linux-gnueabi
雅可
·
2020-08-15 12:25
linux
移植
Xilinx
开发板 新建SDK报错
new->other->
Xilinx
->hardwareplatformspecification无效；new->boardsupportpackage无效；Re-generat
xue_hit
·
2020-08-15 12:21
报错
Zedboard 评测（一）——Demo演示
Zedboard是第一款面向开源社区的Zynq-7000系列开发板，而Zynq-7000系列FPGA，也称为完全可编程（AllProgramable）SoC，是
Xilinx
一个有重大意义的产品系列。
xiaoyangger
·
2020-08-15 12:47
CPLD/FPGA
关于
xilinx
的CCIO(即MRCC/SRCC时钟输入引脚)
CLOCK_DEDICATED_ROUTE=FALSEisaplacement/routingthing.Wheneveryouaretryingtoreachadedicatedclockresource(BUFIO,BUFR,BUFMR,BUFG,BUFH,MMCM,PLL)fromapinthatisanon-clockcapableI/Oyouwillgetanerror.Thisisbe
Huskar_Liu
·
2020-08-15 12:52
fpga
FPGA基础知识（四）UG902 RTL仿真与输出
Xilinx
原版教程文档参见
Xilinx
Documentationnavigator中对应UG902：VivadoDesignSuiteUserGuideHigh-
祥瑞Coding
·
2020-08-15 12:06
FPGA
FPGA基础知识
FPGA基础知识（三）UG902 接口综合
Xilinx
原版教程文档参见
Xilinx
Documentationnavigator中对应UG902：VivadoDesignSuiteUserGuideHigh-LevelSynthesis中的M
祥瑞Coding
·
2020-08-15 12:06
FPGA
FPGA基础知识
“揭秘”
Xilinx
FPGA 的 ECO 功能
欲观原文，请君移步ECO指的是EngineeringChangeOrder，即工程变更指令。目的是为了在设计的后期，快速灵活地做小范围修改，从而尽可能的保持已经验证的功能和时序。ECO是从IC设计领域继承而来，ECO便相当于ISE上的FPGAEditor。本文可以对于一些FPGA疑难杂症文件排查，或者对于一些加密IP进行破解，请读者自行琢磨，不予公开。【如有兴趣，请联系作者】1.ECO的用途修改I
瓜大三哥
·
2020-08-15 11:00
Zynq Fatfs文件系统应用笔记
ZynqFatfs文件系统应用笔Hello,panda笔记介绍基于所描写叙述的ZynqFatfs基于
Xilinx
xilffsv3.0和Sdpsv2.4，文件系统採用在Bare-Metal和轻量级操作系统中经常使用的
weixin_33924312
·
2020-08-15 11:51
zedboard如何从PL端控制DDR读写(六)
zedboard如何从PL端控制DDR读写(六)上一节说到了DDR寻址的问题，如下图：从官方文档上我们看到了DDR的地址是从0008_0000开始的，那么我们开始修改
Xilinx
给我们提供的IP核代码。
weixin_33948416
·
2020-08-15 11:19
HLS图像处理总结（一）
HLS工具以个人的理解，
xilinx
将HLS（高层次综合）定位于更方便的将复杂算法转化为硬件语言，通过添加某些配置条件HLS工具可以把可并行化的C/C++的代码转化为vhdl或verilog,相比于纯人工使用
weixin_30678821
·
2020-08-15 11:33
(原创)一步一步学ZedBoard & Zynq(二)：使用PL做流水灯
《一步一步学ZedBoard&Zynq》系列第二篇，目的是为了学习不使用ARMPS情况下，只对ZynqPL的编程方法，同时学习
Xilinx
PlanAhead工具的使用方法更多更新请关注我的博客：@超群天晴
weixin_30527143
·
2020-08-15 11:59
ZYNQ AXI DMA
此文是转载自http://www.fpgadeveloper.com/2014/08/using-the-axi-dma-in-vivado.html我在测试AXIDMA时参考了这个文章，调通了
xilinx
weilxuext
·
2020-08-15 11:49
ZYNQ petalinux程序开机自己启动
版本：vivado2017.4，linux-xlnx-
xilinx
-v2017.41，环境变量source/opt/
Xilinx
/Vivado/2017.4/settings64.shsource/opt
四叶草听雪
·
2020-08-15 11:13
ZYNQ
PS_PL
ZedBoard的简单测试
从
Xilinx
中国（武汉）官方代理销售安富利买的板子，RMB3200。
锅盖_gf
·
2020-08-15 11:30
综合
zynq开发学习记录：Linux内核、设备树编译及文件系统制作
1.Linux内核预编译开发者可以从
xilinx
的github源码库中下载各个版本的Linux内核，这里选用评估板提供的版本，将linux-xlnx-
xilinx
-v2015.4.zip压缩包通过虚拟机与主机共享方式拷贝至虚拟机共享目录中
Surest
·
2020-08-15 11:58
zynq
Linux
xilinx
vivado HLS 小记
xilinx
的高层次综合（HighlevelSynthes
枫_在路上
·
2020-08-15 11:30
FPGA
Zynq7020 busybox创建自己的文件系统
makedistclean2、配置busybox保存退出后，执行make编译3、执行makeinstall，会把文件系统生成在busybox源码根目录下的_install目录4、把交叉编译器里的arm-
xilinx
-linux-gnueabi
smile_5me
·
2020-08-15 11:24
Xilinx
Zynq7020
神经网络的FPGA实现：基础卷积操作(一)
卷积核kernel_size=3*3输入特征图fmap[width,high]=[9,9]VerilogHDL
Xilinx
VIVADO源文件`timescale1ns/1psmoduleconv_pe(
Pros humanity
·
2020-08-15 11:53
通信与FPGA
Xilinx
-HLS-学习笔记（8）：高层次综合HLS简介
Xilinx
-HLS-学习笔记（8）：高层次综合HLS简介在RTL里，设计师不需要考虑怎么构造一个寄存器或怎样安置这些寄存器，而只需要考虑这些寄存器在设计中起到怎样的作用。
赵小琛在路上
·
2020-08-15 11:14
Xilinx-FPGA
上一页
32
33
34
35
36
37
38
39
下一页
按字母分类：
A
B
C
D
E
F
G
H
I
J
K
L
M
N
O
P
Q
R
S
T
U
V
W
X
Y
Z
其他