xilinx

EMBEDDED_driver_nandflash_&_FPGA_8_15

CPLD了解K9F8XXXUXX驱动，识别idVHDL+XilinxISE+ModelSimTestbench波形源文件SimulateBehavioralModelSimulatePose-TranslateVHDLModelSimulatePost-MapVHDLModelSimulatePost-Place
doublewei1·2022-12-05 17:36

FPGA书籍

1、XilinxFPGA权威设计指南  本书系统地介绍了Xilinx新一代集成开发环境Vivado2018的设计方法、设计流程和具体实现。  
归一大师·2022-12-05 13:54

Xilinx impact出现错误 Can not find cable, check cable setup 的解决方案

Xilinximpact出现错误Cannotfindcable,checkcablesetup的解决方案经过本人亲自实验，确定了还是驱动的问题：在插入XilinxUSB下载线之后，设备管理器显示新的未识别的设备
山无忧·2022-12-03 10:47

ZedBoard的第一个工程Helloworld

我的开发环境：windows732位XilinxPlanAhead14.6一、配置硬件信息启动PlanAhead，进入新建工程向导选择工程名和路径工程类型，这里选择RTL工程由于只需要PS部分信息，而这部分在后面由
huarzail·2022-12-02 00:24

【正点原子FPGA连载】 第四章Vivado软件的安装和使用 摘自【正点原子】DFZU2EG/4EV MPSoC 之FPGA开发指南V1.0

6924508746703）全套实验源码+手册+视频下载地址：http://www.openedv.com/thread-340252-1-1.html第四章Vivado软件的安装和使用VivadoDesignSuite是Xilinx
正点原子·2022-12-01 12:05

AMD Xilinx官网由于合规性不通过导致无法下载软件原因及解决办法

在访问AMDXilinx官网下载开发软件时，需要邮箱注册，注册后点击下载会报错。
weixin_59962778·2022-11-30 21:59

FPGA Base Xilinx跨时钟域宏XPM_CDC

FPGABaseXilinx跨时钟域宏XPM_CDC最近看手底下的小伙子们写代码，对于跨时钟域的处理极度的不规范，还是放下这句话基础不牢，地动山摇其实Xilinx公司已经为用户提供了宏定义，实现跨时钟域处理
搞FPGA开发的Tony老师·2022-11-30 20:30

Xilinx Vitis学习-ug1393

首先看了一些大神的文章，他主要讲芯片与AI，大家可以看看：AI芯片杂谈-2022年-吴建明wujianming-博客园xilinx:xilinx推出了针对ACAP自适应加速卡的设计流程机器学习和数据科学
元气少女缘结神·2022-11-29 09:53

Zynq Fpga图像处理之AXI接口应用——axi_lite接口使用

此外，结合xilinx官方的AXILite设计模板，给出了灵活自定义修改的一般方法。最后通过简要的的读写模块对此自定义AXILite模块进行了PS端对PL端的读写测试。
老王学FPGA·2022-11-27 23:52

嵌入式开发之zynqMp ---Zynq UltraScale+ MPSoC 图像编码板zcu102

嵌入式开发之zynqMp—ZynqUltraScale+MPSoC图像编码板zcu1021.1xilinxzynqMp架构1.1.116nm级别工艺ZynqUltraScale+MPSoC架构Xilinx
alangaixiaoxiao·2022-11-26 20:29

Xilinx Zynq 7045实现支持29种CMOS传感器的Xinmai ISP IP

背景：据了解，信迈科技设计的Denali-MCIP目前已经可以在包括Xilinx的Zynq7045FPGA芯片在内的多款可编程芯片产品中实现，比如可以用在具有DSP和SoC+DSP架构的产品中（包括TI
深圳信迈科技DSP+ARM+FPGA·2022-11-26 20:59

Vivado安装—Xilinx design tool already exists for 2019.1,specify a different program program group entr

安装向导报错解决总结Xilinxdesigntoolalreadyexistsfor2019.1,specifyadifferentprogramprogramgrou
唐三.·2022-11-25 14:55

FIFO IP核的使用及一种工程应用案例介绍

使用FIFO生成器可以快速实现这种配置，从而在XilinxFPGA芯片上实现特定的设计要求。实际应用案例：本案例背景是将信号处理系统中ADC采集到的数据写入FPGA芯片外挂
LuBake·2022-11-25 05:34

2021-08-30备货赛灵思Xilinx公司的7系列FPGA选择参考分类

赛灵思公司的7系列FPGA根据不同客户的应用需求，分为4个子系列，即Spartan7系列、Artix7系列、Kintex7系列以及Virtex7系列。和前几代FPGA产品不同的是，7系列FPGA采用的是统一的28nm设计架构，客户在不同子系列的使用方式上是统一的，消除了不同子系列切换使用带来的不便。一、Spartan7系列是7系列中的屌丝青年，拥有最低的价格、最低的功耗、最小的尺寸以及最低的设计难
qq2224043166·2022-11-25 03:58

FPGA — BRAM学习笔记—读写操作

使用软件：Vivado开发板：EGO1采用XilinxArtix-7系列XC7A35T-1CSG324CFPGABRAM笔记BRAM介绍同步双端口BRAMBRAM读写操作(1)读操作(2)写操作(3)写模式写优先模式读优先模式不变模式双端口块内存接口
unique_ZRF·2022-11-24 14:59

EGO1—使用8选1数据选择器实现四输入逻辑函数 f=∑wxyz(1,3,6,7,11,13,14)

对该工程进行仿真测试（必须）使用软件：Vivado开发板：EGO1采用XilinxArtix-7系列XC7A35T-1CSG324CFPGA第一题及生成的IP核见链接：第一题：实现8选1的数据选择器74HC151
unique_ZRF·2022-11-24 14:29

EGO1—实现拨码开关控制数码管显示数值

使用软件：Vivado开发板：EGO1采用XilinxArtix-7系列XC7A35T-1CSG324CFPGA实现功能16个拨码开关，每两个控制一个数码管的数值变化开发板配置七段数码管数码管为共阴极数码管
unique_ZRF·2022-11-24 14:29

EGO1—通用按键

使用软件：Vivado开发板：EGO1采用XilinxArtix-7系列XC7A35T-1CSG324CFPGA功能描述及分析五个按键，S4—S0，按下按键，led灯亮，数码管显示一个数字，松开按键，led
unique_ZRF·2022-11-24 14:29

Fpga跨时钟域时序处理——举例说明

此外，更有xilinx官方时序设计指导文档UG906，读者可自行阅读分析。在此，给出一个例子，介绍本人进行的跨时域处理的方式。此次的例子是一个hdmi显示测试的例子。
老王学FPGA·2022-11-24 09:14

利用FPGA对cameralink的数据进行接收解码 不使用DS90CR288芯片，直接在FPGA内部进行解码

本人在xilinx（赛灵思）A7，K7，V7，zynq7，ultrascale以及ultrascale+系列的FPGA上已经验证通过，相关项目已经交付。
「已注销」·2022-11-24 09:38

Zynq-7000移植——根文件系统ramdisk扩容教程

参考文章：http://xilinx.eetrend.com/d6-xilinx/blog/2017-09/12036.html前言由于zynq7000系列自带的文件系统（ramdisk）大小为16M的
QiHsMing·2022-11-24 00:02

linux系统：共享库问题之如version `ZLIB_1.2.9‘ not found

方法一：下载并软链接1.错误提示：/lib/aarch64-linux-gnu/libz.so.1:version`ZLIB_1.2.9'notfound(requiredby/root/aarch64-xilinx-linux
robot.zhoy·2022-11-23 12:56

【vitis-ai docker_gpu 国内编译教程】

vitis-ai官方路径xilinxgithubvitis-ai链接从仓库拉取项目gitclone--recurse-submoduleshttps://github.com/Xilinx/Vitis-AI
恒殿·2022-11-23 11:21

vitis-ai-gpu FPGA实现部分

来源：目前我们的板子是1.3版本2020.12a.几个代码教程：https://github.com/Xilinx/Vitis-In-Depth-Tutorial/tree/master/Machine_Learning
文鸿wow·2022-11-23 11:18

petalinux vitis-ai 编译错误 “meta-vitis-ai 重复” 和缺少perl module问题

meta-vitis-ai重复打开/home/perry/Documents/roi-2021-1/apu/vcu_petalinux_bsp/xilinx-vcu-single-stream-roi-zcu106
重口难调·2022-11-23 11:16

Vitis-AI量化编译YOLOv5（Pytorch框架）并部署ZCU104（一）

文章目录前言一、Vitis-AIPytorch框架量化（vai_q_pytorch)二、编写量化脚本并进行量化三、模型编译总结前言虽然Xilinx提供了Vitis-AI用户手册Vitis-AI2.5用户手册
小苏同学-·2022-11-23 11:14

专题二：AXI_DMA驱动分析

构建的工程，设备树拥有重写特性，system-user.dtsi可以重写pl.dtsi中的内容1.1pl.dtsi/**CAUTION:ThisfileisautomaticallygeneratedbyXilinx
簌簌紫棠飞白鹭·2022-11-22 04:38

FPGA | RAM IP端口输出延迟问题解决

VersionVivado2021.2ZYNQ7020问题描述ram_wea信号拉低后，RAM读出数据有两个时钟的延迟解决方式在Summary中可以看到端口的读出延迟，关于该选项的具体使用方式可以参考Xilinx
一只殿鹿·2022-11-21 11:21

FPGA | Vivado 查看最大工作频率（Fmax）

问题解决在Xilinx官网中找到一则官方回复，如下：翻译一下，当前的Fmax=1/（T-WNS），因为WNS是TimingSummaryReport中直接给出的，据此可计算：我习惯的做法是在时钟约束的时候过约束一些
一只殿鹿·2022-11-21 11:51

基于vivado的FPGA开发流程图解笔记（附小梅哥讲解视频）

视频链接：【零基础轻松学习FPGA】小梅哥XilinxFPGA基础入门到项目应用培训教程_哔哩哔哩_bilibili图解笔记简单易懂:
Aubrey_.·2022-11-20 19:51

Xilinx - SREC SPI Bootloader启动Microblaze应用程序

问题1.启动打印停留在LoadingSREC...原因为Micriblaze系统在启动后一直处于复位状态，解除复位后打印变成：在Microblaze中添加如下配置选项：
杨树苗YL·2022-11-20 04:20

使用SD卡启动Petalinux镜像

使用SD卡启动Petalinux镜像准备SD卡分区ubuntu中安装gparted使用gparted分区复制文件启动PetaLinux镜像准备SD卡Xilinx官方要求sd卡至少4GB，建议速度等级为6
two_cats·2022-11-19 21:11

ZYNQ7045从flash启动linux

1.准备工具自行安装linux版本的vivado,和xilinx开发环境。
Yan_uuu·2022-11-19 20:03

通过仿真认识xilinx fifo 内核

一介绍通过仿真FIFOIP，进一步理解FIFO工作机制以及各信号变化情况。二fifo配置1firstwordfallthrough类型配置一个FIFO，配置参数如下图，关键参数，readmode选择firstwordfallthrough，数据宽度8,深度2048,设置progfull阈值为1279,勾选输出count标识。2standardfifo类型与first类型的区别如下：三仿真代码功能描
Yml&embedded·2022-11-19 07:21

Xilinx XC7Z020双核ARM＋FPGA开发板试用合集——自定义硬件工程

本期测试板卡是一款基于XilinxZynq-7000系列XC7Z010/XC7Z020高性能低功耗处理器设计的异构多核SoC工业级核心板，处理器集成PS端双核ARMCortex-A9+PL端Artix-
Tronlong创龙·2022-11-19 03:48

vivado 2019_1 安装 遇到的问题

1.重装后注册表没有被删除干净，这里要到C盘找到XilinxDesignTools进行卸载2.在Finallprocessing部分进度条一直不动，看下面博客：finalprocessing安装过慢
仝佳轩666·2022-11-19 03:40

linux驱动开发----SPI驱动（SPI基础知识）

注：本文针对xilinx的zynqMP系列芯片讲解SPI驱动一、引言SPI接口是Motorola首先提出的全双工三线同步串行外围接口，采用主从模式（MasterSlave）架构。
嵌入式小胖·2022-11-18 20:39

在FPGA上搭建一个ARM Cortex-M3软核

上一篇文章介绍了ARMDesignStart计划，其中提到了Cortex-M1/M3DesignStartFPGA版本，支持Xilinx和国产Gowin平台，本篇文章将手把手教你如何基于ARMDesignStart
whik1194·2022-11-17 14:24

cpu设计和实现（iverilog工具）

前者主要是用来仿真，quartus主要用于altera芯片（现在属于intel），vivado则服务于xilinx芯片（现在属于amd）。如果不愿意破解，其实找到一款合适的工具还是蛮难的，而且简单、方
嵌入式-老费·2022-11-17 14:20

linux can总线接收数据串口打包上传_使用Zedboard开发板学习Linux的移植及驱动开发...

重点介绍传统方式的Linux移植和Xilinx的Petalinux的快速移植开发两种。
weixin_39872257·2022-11-15 08:37

linux can总线接收数据串口打包上传_「干货」手把手教你用Zedboard学习Linux移植和驱动开发...

重点介绍传统方式的Linux移植和Xilinx的Petalinux的快速移植开发两种。
weixin_39872334·2022-11-15 08:37

猿创征文｜宝藏工具篇｜数字芯片设计，嵌入式开发，人工智能｜没我可以，没你不行！

引言1.XilinxVivadoSDK2.PyCharm3.Matlab4.GVim&&Sublime&&Notepad++5.WavedromEditor6.BeyondCompare7.MicrosoftVisio8
新芯设计·2022-11-14 07:45

vfifo控制mig_对DDR3读写状态机进行设计与优化并对DDR3利用率进行了测试与分析...

摘要：为解决超高速采集系统中的数据缓存问题，文中基于XilinxKintex-7FPGAMIG_v1.9IP核进行了DDR3SDRAM控制器的编写，分析并提出了提高带宽利用率的方法。
weixin_39682940·2022-11-10 13:13

ps读写ddr3里面的数据 zynq_DDR3读写数据调试

本文对XilinxVivado中提供的DDR3控制器IP核模块进行例化，实现基本的DDR3读写操作。并使用在线逻辑分析仪查看有规律变化的DDR3数据读写时序。
weixin_39551993·2022-11-10 13:43

Xilinx FPGA平台DDR3设计保姆式教程（4）DDR3读写测试

汇总篇：XilinxFPGA平台DDR3设计保姆式教程（汇总篇）——看这一篇就够了目录一、前言二、系统方案2.1方案设计2.1.1输入接口时序图2.2状态机设计2.2.1独热码2.2.2状态机流程图2.2.3
子墨祭·2022-11-10 13:39

Xilinx FPGA平台DDR3设计保姆式教程（6）DDR高级篇

汇总篇：XilinxFPGA平台DDR3设计保姆式教程（汇总篇）——看这一篇就够了目录一、前言二、方案设计2.1系统框图2.2设计状态机2.3代码实现2.4仿真验证三、其他3.1后记一、前言因为DDR3
子墨祭·2022-11-10 13:39

Linux PCIe驱动框架分析(第三章)

处理器使用工具：SourceInsight3.5，Visio1.概述先回顾一下PCIe的架构图：本文将讲PCIeHost的驱动，对应为RootComplex部分，相当于PCI的HostBridge部分；本文会选择Xilinx
smartvxworks·2022-11-07 08:36

3、【Xilinx下载器】【ILA】使用ILA调试时出错的解决方案

问题描述有的用户在使用下载器调试带有ILA的工程时，出现某些异常情况，目前已知的异常有：（1）下载过程中报错，而且底部TclConsole出现大量报错信息Tcl报错信息，从第三行可知，系统提示降低速率，但是未具体说明降低哪里的速率。（2）点击开始采样后，不出波形也无任何报错信息（3）开始采样后，不采集或采集的波形不变化，且底部的TclConsole有报错（4）开始采样后，采集失败并且底部TclCo
BinaryStarXin·2022-11-06 14:28

时序约束——2 FPGA全局时钟系统的设计

可是若将FPGA换为Xilinx系列，在ISE环境中设计时，时钟的使用就没那么简单了，尤其是在设计复杂工程时，全局时钟系统的设计显得尤为重要。一
北枫凉·2022-11-05 12:17

Ultra96-V2入门使用(裸机)

是基于XilinxZynqUltraScale+MPSOC系列的芯片，具体使用的是：Xili
风间琉璃•·2022-11-03 13:02
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