E-COM-NET
首页
在线工具
Layui镜像站
SUI文档
联系我们
推荐频道
Java
PHP
C++
C
C#
Python
Ruby
go语言
Scala
Servlet
Vue
MySQL
NoSQL
Redis
CSS
Oracle
SQL Server
DB2
HBase
Http
HTML5
Spring
Ajax
Jquery
JavaScript
Json
XML
NodeJs
mybatis
Hibernate
算法
设计模式
shell
数据结构
大数据
JS
消息中间件
正则表达式
Tomcat
SQL
Nginx
Shiro
Maven
Linux
xilinx
【
Xilinx
】开发环境(六)- vitis开发环境介绍和安装
此系列博客,仅对
Xilinx
平台PS端(ARM部分)开发做介绍,不对PL(FPGA)做过多介绍。
有意思科技
·
2023-12-18 02:16
嵌入式开发
ARM
Xilinx开发
arm
c语言
linux
xilinx
原语介绍及仿真——ODELAYE2
7系列IO模块相关的结构如图1所示,前文对IOB、IDELAYE2、ILOGIC、OLOGIC进行了讲解,还剩下ISERDESE2、OSERDESE2、ODELAYE2原语,本文对ODELAYE2进行讲解,该原语只有HPbank才有,即7系列FPGA的A7系列没有ODELAYE2结构,不能使用ODELAYE2原语。图17系列IO模块(左侧HPbank,右侧HRbank) 图2中显示了这5个结
电路_fpga
·
2023-12-18 00:51
fpga开发
xilinx
原语详解及仿真——OSERDESE2
1、概括OSERDESE2 OSERDESE2(OutputParallel-to-SerialLogicResources是7系列FPGA器件中的专用并串转换器,具有特定的时钟和逻辑资源。图1是OSERDESE2的框图,每个OSERDESE2模块都包含一个用于数据和三态控制的专用串行器。数据和三态串行器输出都可以配置为SDR(在时钟的单沿传输数据)和DDR(在时钟的双沿传输数据)模式。数据序列
电路_fpga
·
2023-12-18 00:51
fpga开发
xilinx
原语介绍及仿真——IDDR
IDDR的主要功能就是将输入的双沿信号转换为单沿信号输出给FPGA内部逻辑进行使用,IDDR位于通1中的ILOGICE部分,在讲解IDDR使用前,需要了解ILOGICE的结构及功能。图17系列IO模块(左侧HPbank,右侧HRbank)1、ILOGICE ILOGICE位于IOB旁边,ILOGICE块包含同步元件,用于在数据通过IOB进入FPGA时捕获数据。7系列芯片中ILOGICE可能是
电路_fpga
·
2023-12-18 00:21
FPGA
fpga开发
xilinx
原语详解及仿真——ODDR
ODDR位于OLOGIC中,可以把单沿传输的数据转换为双沿传输的数据,在讲解ODDR功能之前,需要先了解OLOGIC的结构及功能。1、OLOGIC OLOGIC块位于IOB的内侧,FPGA内部信号想要输出到管脚,都必须经过OLOGIC。OLOGIC资源的类型为OLOGICE2(HPI/OBank)和OLOGICE3(HRI/OBank),两者在功能和结构上是相同的,所以本文称为OLOGIC。
电路_fpga
·
2023-12-18 00:21
fpga开发
基于FPGA的HDMI编码模块设计——OSERDESE2
Xilinx
还存在一个原语,可以直接将并行的单沿数据转换为串行的双沿采样数据,与ODDR复用相同的硬件资源OLOGIC,就是OSERDESE2原语。 前文
电路_fpga
·
2023-12-18 00:21
fpga开发
XILINX
IDE开发错误类型总结(持续更新...)
1.首次在ubuntu18.04.4运行HLS报错,错误类型:stidio等头文件找不到原因:没有安装gcc等代码库解决方法:安装即可库即可sudoapt-getinstallgccsudoapt-getinstallgcc-multilib2.vivado关键警告/错误错误描述:[BD41-1356]Slavesegmentisnotmappedinto.PleaseuseAddressEdit
robot.zhoy
·
2023-12-17 07:26
#
【FPGA/verilog -入门学习9】verilog基于查找表的8位格雷码转换
简单说,就是一个预先存储好结果的数据表通过访问这张预先存储好结果的数据表,可以快速的获取不同输入的输出结果查找表可以免去运算的过程,尤其对于复杂的运算更是可以大大减少运算开销和运行时间2,怎么使用1,
Xilinx
王者时代
·
2023-12-16 23:25
verilog
&FPGA
fpga开发
学习
【 TES720D】基于国内某厂商的FMQL20S400全国产化ARM核心模块
该款核心板的主芯片兼容
XILINX
的ZYNQ7010或ZYNQ7020系列FPGA。核心板上布了DDR3SDRAM、EMMC、SP
北京青翼科技
·
2023-12-16 16:33
fpga开发
图像处理
信号处理
arm开发
verilog进阶语法-触发器原语
概述:
xilinx
设计的触发器提供了多种配置方式,方便设计最简触发器,同步复位触发器,异步复位触发器,同步时钟使能触发器,异步时钟使能触发器。输出又分为同步复位和置位,异步清零和预置位。
q511951451
·
2023-12-16 13:45
fpga开发
verilog原语
同步复位
异步复位
基于FPGA的视频接口之高速IO
简介相对于其他视频接口来说,高速IO接口(以
Xilinx
公司为例,spartan6系列的GTP、Artix7系列的GTP,KENTEX7系列的GTX和GTH等)具有简化设计、充分利用FPGA资源、降低设计成本等功能
Eidolon_li
·
2023-12-16 00:59
基于FPGA的视频接口驱动
fpga开发
Xilinx
FPGA——ISE时序约束“建立时间不满足”问题解决记录
一、现象最近使用赛灵思的FPGA设计项目时,出现时序约束失效问题。点进去发现如下:一个始终约束没有生效,有多处报错。二、原因出现这个问题的原因是,建立时间不满足。时序违例的主要原因是建立时间和保持时间不满足要求,那么什么情况下会出现建立时间和保持时间不满足要求呢?建立时间不满足要求通常是因为组合逻辑处理时间太长!保持时间不满足要求通常是因为组合逻辑处理时间太短!建立时间和保持时间都不满足往往出现在
仲南音
·
2023-12-14 22:21
fpga开发
【
XILINX
】记录ISE/Vivado使用过程中遇到的一些warning及解决方案
前言
XILINX
/AMD是大家常用的FPGA,但是在使用其开发工具ISE/Vivado时免不了会遇到很多warning,(大家是不是发现程序越大warning越多?)
神仙约架
·
2023-12-14 22:44
xilinx
fpga开发
xilinx
vivado
ISE
Xilinx
原语详解——IBUFDS & OBUFDS
在使用FPGA时,往往会用到一些差分信号,比如HDMI接口,LVDS接口的ADC、显示器等等设备,而FPGA内部往往只会使用单端信号,就需要完成单端信号和差分信号的相互转换,
xilinx
提供了两个原语对所有
电路_fpga
·
2023-12-14 13:25
fpga开发
【
XILINX
】ISE chipscope出现错误 Can‘t load jre bin client jvm.dll
问题ISEchipscope出现错误Can'tloadjrebinclientjvm.dllC:\
Xilinx
\14.7\ISE_DS\ISE\bin\ntC:\
Xilinx
\14.7\ISE_DS\.
神仙约架
·
2023-12-06 19:55
xilinx
ISE
chipscope
xilinx
K7系列FPGA多重启动(Multiboot)
Xilinx
家的FPGA支持多重启动功能(Multiboot),即可以从多个bin文件中进行选择性加载,从而实现对系统的动态更新,或系统功能的动态调整。
今朝无言
·
2023-12-06 14:56
数字逻辑
fpga开发
开发语言
嵌入式硬件
xilinx
系列FPGA基于VIVADO的pin delay列表生成说明
目录1概述2示例平台3操作说明4注意事项
xilinx
系列FPGA基于VIVADO的pindelay列表生成说明1概述本文用于讲诉
xilinx
系列FPGA基于VIVADO的pindelay列表生成说明,以及一些注意事项
风中月隐
·
2023-12-06 08:44
FPGA
fpga开发
pin
delay
Vivado对应Matlab版本,vivado安装System Generator不支持新版Matlab怎么办?
按照
Xilinx
的作风,Vivado只支持最近两年3个版本的Matlab,当前最新版vivado2018.3只支持2017a,2017b,2018a,连matlab2018b都不支持SystemGenerator
大福mk~~~
·
2023-12-06 02:09
linux vivado windows,vivado2017.2 license 下载
vivado2017.2是一款
Xilinx
开发的功能强大的产品加工分析软件,在专业化的产品加工方面,提高产品上市的时间决定于加工的流程设计以及优化的设计方案,定制一套专业的加工流程是每一个厂家以及设计师都需要面对的问题
如果有片海
·
2023-12-06 02:08
linux
vivado
windows
【risc-v】易灵思efinix FPGA riscv嵌入式软件源码分享
本系列会覆盖以下FPGA厂商易灵思efinix赛灵思
xilinx
阿尔特拉Altera本文内容隶属于【易灵思efinix】系列。
神仙约架
·
2023-12-05 23:59
efinix
fpga开发
risc-v
易灵思
efinix
基于ZYNQ 的多轴运动控制平台关键技术研发-总体架构设计(一)
基于多轴运动控制平台的实时通信和同步控制需求,采用
Xilinx
Zynq7020SoC作为核心处理器,设计了双核SoC多轴运动控制平台的总体架构。
深圳信迈科技DSP+ARM+FPGA
·
2023-12-05 23:16
ZYNQ
运动控制器
ZYNQ
多轴运动控制器
赛灵思
Xilinx
Vivado 时序收敛技巧之总体脉冲宽度时序裕量违例 (TPWS) 第 1 部分
欢迎阅读Vivado时序收敛技巧系列博客。在本系列中,我们将介绍可归类为脉冲宽度违例(PulseWidthViolation)的多种类型的时序违例。本文将主要介绍“最大偏差违例”相关内容。有多种类型的时序违例可归类为脉冲宽度违例。最大偏差违例(本文详解之重点)最小周期违例(详见此处)。最大周期违例低脉冲宽度违例高脉冲宽度违例如需了解脉冲宽度违例的详情,请参阅“时序汇总报告(ReportTiming
芯语芯愿
·
2023-12-05 21:56
fpga
时序模型
Vivado时序收敛技术(一) Baseline基础理论
本文整理自
Xilinx
公开课:Vivado时序收敛技术。有些知识在公开课中讲的并不是很细,因此我又对齐进行了整理,分为了几篇文章。
yundanfengqing_nuc
·
2023-12-05 21:56
FPGA
Vivado时序约束(转载)
Vivado时序约束本文主要介绍如何在Vivado设计套件中进行时序约束,原文出自
Xilinx
中文社区。
wangyanchao151
·
2023-12-05 21:55
fpga
timing
analysis
VIVADO时序约束之时序例外(set_multicycle_path)
如果路径起点和终点的控制电路允许,
Xilinx
建议您使用多周期路径约束来放宽设置要求。根据您的意图,保留要求可能仍然保持原始关系。这有助
Abel……
·
2023-12-05 21:53
vivado
fpga开发
xilinx
usb下载器 速度高速极限设置 JTAG-SMT2 JTAG-HS2 JTAG-HS3和Platform Cable USB DLC9 DLC10速度测试
xilinx
usb下载器下载速度极限设置以及高速JTAG-SMT2(HS1HS2HS3)和DLC9DLC10速度测试对于一款
xilinx
的下载器,研发和烧录以及boss都最关心下载速度的极限值。
rui22
·
2023-12-05 09:46
软件使用
Xilinx
下载器platform cable usb DLC10在ISE和vivado驱动安装方法
赛灵下载器思驱动安装方法
XILINX
USB下载器驱动的安装
Xilinx
下载器驱动常见安装方法使用下载器如下图:安装
xilinx
软件后,正常插上就会自动安装驱动。
rui22
·
2023-12-05 09:46
驱动安装
fpga开发
XILINX
ISE ISE14.7在win10 win8中闪退 无法打开的解决办法
XILINX
ISE在win10win8中闪退解决办法ISE是
Xilinx
推出的一款经典的硬件设计软件。
rui22
·
2023-12-05 09:15
软件使用
xilinx
altera lattice uart 四合一 下载器MTC2 JTAG HS3 USB BLASTER HW-USBN-2B 使用说明教程
xilinx
alteralatticeuart四合一仿真器/下载器:MTC2PLUSMTC2PLUS跨平台多功能仿真器/下载器,每种下载器都支持标准全信号接口。
rui22
·
2023-12-05 09:15
驱动安装
软件使用
【【水 MicroBlaze 最后的介绍和使用】】
最后的介绍和使用我对MicroBlaze已经有了一个普遍的理解了现在我将看的两个一个是AXI4接口的DDR读写实验还有一个是AXIDMA环路实验虽然是水文但是也许能从中得到一些收获第一个是AXIDDR读写实验
Xilinx
ZxsLoves
·
2023-12-04 19:21
FPGA学习
网络
服务器
linux
fpga开发
fpga-mif文件生成
其中*.hex和*.mif格式是用于altera的rom,*.hex和*.coe格式用于
xilinx
的rom在使用fpga查表法时是rom文件调用的典型应用,在此以*.mif格式文件为例说明其生成方法,
ethanismyname
·
2023-12-04 15:14
FPGA
fpga
mif
查表
正弦查表
fpga rom 初始化文件的一些心得
目录可能遇到的问题问题解决方案rom的初始化用途文件类型如何生成初始化文件示例Altera
Xilinx
可能遇到的问题问题alteraFPGA的rom找不到初始化文件,编译过程会提示类似的问题Error(
神仙约架
·
2023-12-04 15:43
学习
fpga开发
【开发工具】分享一下我PC上装的FPGA工程师开发工具
目录前言1.
Xilinx
2.Altera3.Efinix4.Lattice二、仿真工具三、科研工具四、辅助工具1.硬件开发2.软件开发3.效率工具总结有喜欢FPGA开发的同学可以关注我一下,这里会经常分享一些
神仙约架
·
2023-12-04 06:48
学习
fpga开发
【risc-v】易灵思efinix FPGA sapphire_soc IP配置参数分享
本系列会覆盖以下FPGA厂商易灵思efinix赛灵思
xilinx
阿尔特拉Altera本文内容隶属于【易灵思efinix】系列。
神仙约架
·
2023-12-04 06:48
riscv
efinix
fpga开发
risc-v
【BUG】ERROR Place 1115 Unroutable Placement
项目场景:使用
Xilinx
FPGA时遇到下面的这个问题ERROR:Place:1115-UnroutablePlacement!
神仙约架
·
2023-12-04 06:48
xilinx
fpga开发
bug
【risc-v】易灵思efinix FPGA riscv 时钟配置的一些总结
本系列会覆盖以下FPGA厂商易灵思efinix赛灵思
xilinx
阿尔特拉Altera本文内容隶属于【易灵思efinix】系列。文章目录系列文章目录前言一、pandas是什么?
神仙约架
·
2023-12-04 06:44
riscv
risc-v
xilinx
原语及bank简介
在此之前我对原语的理解就跟IP核一样,只是更直接的调用底层组件,事实也确实如此,也没有使用过原语,全部通过IP手册然后调用相关IP即可,比如锁相环,FIFO,FIR,FFT,ROM,RAM这些常用IP。但此次在编写HDMI接口驱动的时候,需要将单沿采样信号变为双沿采样的信号输出,还需要把单端信号转换为差分信号输出。实现这些功能可以调用SelectIO的IP,但是这个IP包含IDDR、ODDR、ID
BinaryStarXin
·
2023-12-03 11:46
硬件设计提升之路
FPGA技术汇总分享
fpga开发
硬件工程
驱动开发
硬件架构
xilinx原语
物联网
嵌入式硬件
【解决win10 64位系统下ISE14.7闪退问题】
【解决win1064位系统下ISE14.7闪退问题】在FPGA开发中,使用
Xilinx
ISE设计工具可以快速进行开发。但是在使用win1064位系统下的ISE14.7版本时,可能会遇到闪退的问题。
星光璀抱
·
2023-12-02 01:19
python
开发语言
matlab
处理器及微控制器:XCZU15EG-2FFVC900I 可编程单元
XCZU15EG-2FFVC900I参数:Zynq®UltraScale+™MPSoC系列基于
Xilinx
®UltraScale™MPSoC架构。
YHPsophie
·
2023-12-01 17:18
#亿胜盈科
智能芯片
单片机
电子元器件
芯片
赛灵思
FPGA芯片厂商
3)FPGA芯片厂商3.1
Xilinx
。赛灵思是全球领先的可编程逻辑完
宁静致远future
·
2023-12-01 13:34
FPGA铁杵磨针
Xilinx
FPGA——ISE的UCF时序约束
时序约束是我们对FPGA设计的要求和期望,例如,我们希望FPGA设计可以工作在多快的时钟频率下等等。设计是要求系统中的每一个时钟都进行时序约束。一、分组约束语法(NET、PIN、INST)TNM是最基本的分组约束语法,其语法定义如下:{NET|INST|PIN}"net_or_pin_or_inst_name"TNM=[predefined_group]identifier;可见,TNM的定义起始
仲南音
·
2023-12-01 13:22
FPAG
fpga开发
PCIe学习(二):PCIe DMA关键模块分析之一
由于手里没有包含PCIe的板子,因此所做的也就是尽力将
XILINX
提供的实例工程中的关键模块进行分析,包括PIO_RX_ENGINE.v,PIO_TX_ENGINE.v,PIO_EP_MEM_ACCESS.v
攻城狮Bell
·
2023-12-01 01:26
PCIe
PCIe
DMA
pcie dma 相关知识整理(
xilinx
平台)
PCIE的DMA和PIO介绍DMA数据传输方式DMA(DirectMemoryAccess),直接内存访问,在该模式下,数据传送不是由CPU负责处理,而是由一个特殊的处理器DMA控制器来完成,因此占用极少的CPU资源。DMA读过程1、驱动程序向操作系统申请一片物理连续的内存;2、主机向该地址写入数据;3、主机将这个内存的物理地址告诉FPGA;4、FPGA向主机发起读TLP请求—连续发出多个读请求;
zzyaoguai
·
2023-12-01 01:55
PCIE
pcie
dma
xilinx
PCIE实现PIO模式寄存器读写调试记录
使用
XILINX
官方的PCIE核,实现使用windriver加载并测试读写。方案主要在
XILINX
官方的例子上进行了修改,可以更加方便的实现对PCIE读写。
爱漂流的易子
·
2023-12-01 00:51
PCIE
fpga开发
【紫光同创PCIE教程】——使用WinDriver驱动紫光PCIE
紫光的PCIEIP虽然没有像
xilinx
那样可以直接使用BlockDes
小眼睛FPGA
·
2023-12-01 00:49
fpga开发
fpga
DDR-MIG 学习记录
①配置IP核
Xilinx
的DDR控制器的名称简写为MIG(MemoryInterfaceGenerator),在Vivado左侧窗口点击IPCatalog,然
little ur baby
·
2023-11-29 16:25
fpga开发
Xilinx
Zynq-7000系列FPGA多路视频处理:图像缩放+视频拼接显示,提供工程源码和技术支持
工程介绍PL端FPGA逻辑设计PS端SDK软件设计5、工程移植说明vivado版本不一致处理FPGA型号不一致处理其他注意事项6、上板调试验证并演示准备工作输出静态演示输出动态演示7、福利:工程源码获取
Xilinx
Zy
9527华安
·
2023-11-29 05:45
菜鸟FPGA图像处理专题
FPGA视频拼接叠加融合
FPGA图像缩放
fpga开发
音视频
Xilinx
Zynq
图像缩放
视频拼接
学习使用Vivado和SDK进行
Xilinx
ZYNQ FPGA开发 | (四)安装并破解Modelsim | 2023.8.10/星期四/天气晴
系列文章目录学习使用Vivado和SDK进行
Xilinx
ZYNQFPGA开发|(一)开始学习使用Vivado和SDK进行
Xilinx
ZYNQFPGA开发|(二)学习方法选择学习使用Vivado和SDK进行
杨肉师傅
·
2023-11-29 00:21
学习Xilinx
ZYNQ
FPGA开发
学习
fpga开发
学习使用Vivado和SDK进行
Xilinx
ZYNQ FPGA开发 | (三)安装并破解Vivado和SDK | 2023.8.9/星期三/天气晴
系列文章目录学习使用Vivado和SDK进行
Xilinx
ZYNQFPGA开发|(一)开始学习使用Vivado和SDK进行
Xilinx
ZYNQFPGA开发|(二)学习方法选择学习使用Vivado和SDK进行
杨肉师傅
·
2023-11-29 00:51
学习Xilinx
ZYNQ
FPGA开发
学习
fpga开发
ZYNQ-Linux开发之(一)Vivado安装、SDK安装、License导入破解、Vivado无法正常启动等
Vivado及SDK工具安装1.1软件安装解压
Xilinx
_Vivado_SDK_2018.3_1207_2324.tar.gz,进入解压的目录,找到安装程序xsetup.exe,选中后鼠标右键以管理员身份运行
披着假发的程序唐
·
2023-11-29 00:20
zynq
vivado
linux
linux
fpga开发
单片机
驱动开发
上一页
2
3
4
5
6
7
8
9
下一页
按字母分类:
A
B
C
D
E
F
G
H
I
J
K
L
M
N
O
P
Q
R
S
T
U
V
W
X
Y
Z
其他