xilinx 第6页

【XILINX】记录ISE/Vivado使用过程中遇到的一些warning及解决方案

前言XILINX/AMD是大家常用的FPGA，但是在使用其开发工具ISE/Vivado时免不了会遇到很多warning，(大家是不是发现程序越大warning越多？)

神仙约架·2023-12-14 22:44

Xilinx原语详解——IBUFDS & OBUFDS

在使用FPGA时，往往会用到一些差分信号，比如HDMI接口，LVDS接口的ADC、显示器等等设备，而FPGA内部往往只会使用单端信号，就需要完成单端信号和差分信号的相互转换，xilinx提供了两个原语对所有

电路_fpga·2023-12-14 13:25

【XILINX】ISE chipscope出现错误 Can‘t load jre bin client jvm.dll

问题ISEchipscope出现错误Can'tloadjrebinclientjvm.dllC:\Xilinx\14.7\ISE_DS\ISE\bin\ntC:\Xilinx\14.7\ISE_DS\.

神仙约架·2023-12-06 19:55

K7系列FPGA多重启动(Multiboot)

Xilinx家的FPGA支持多重启动功能（Multiboot），即可以从多个bin文件中进行选择性加载，从而实现对系统的动态更新，或系统功能的动态调整。

今朝无言·2023-12-06 14:56

xilinx系列FPGA基于VIVADO的pin delay列表生成说明

目录1概述2示例平台3操作说明4注意事项xilinx系列FPGA基于VIVADO的pindelay列表生成说明1概述本文用于讲诉xilinx系列FPGA基于VIVADO的pindelay列表生成说明，以及一些注意事项

风中月隐·2023-12-06 08:44

Vivado对应Matlab版本,vivado安装System Generator不支持新版Matlab怎么办？

按照Xilinx的作风，Vivado只支持最近两年3个版本的Matlab，当前最新版vivado2018.3只支持2017a,2017b,2018a，连matlab2018b都不支持SystemGenerator

大福mk~~~·2023-12-06 02:09

linux vivado windows,vivado2017.2 license 下载

vivado2017.2是一款Xilinx开发的功能强大的产品加工分析软件，在专业化的产品加工方面，提高产品上市的时间决定于加工的流程设计以及优化的设计方案，定制一套专业的加工流程是每一个厂家以及设计师都需要面对的问题

如果有片海·2023-12-06 02:08

【risc-v】易灵思efinix FPGA riscv嵌入式软件源码分享

本系列会覆盖以下FPGA厂商易灵思efinix赛灵思xilinx阿尔特拉Altera本文内容隶属于【易灵思efinix】系列。

神仙约架·2023-12-05 23:59

基于ZYNQ 的多轴运动控制平台关键技术研发-总体架构设计(一）

基于多轴运动控制平台的实时通信和同步控制需求，采用XilinxZynq7020SoC作为核心处理器，设计了双核SoC多轴运动控制平台的总体架构。

深圳信迈科技DSP+ARM+FPGA·2023-12-05 23:16

赛灵思 Xilinx Vivado 时序收敛技巧之总体脉冲宽度时序裕量违例 (TPWS) 第 1 部分

欢迎阅读Vivado时序收敛技巧系列博客。在本系列中，我们将介绍可归类为脉冲宽度违例(PulseWidthViolation)的多种类型的时序违例。本文将主要介绍“最大偏差违例”相关内容。有多种类型的时序违例可归类为脉冲宽度违例。最大偏差违例（本文详解之重点）最小周期违例（详见此处）。最大周期违例低脉冲宽度违例高脉冲宽度违例如需了解脉冲宽度违例的详情，请参阅“时序汇总报告(ReportTiming

芯语芯愿·2023-12-05 21:56

Vivado时序收敛技术（一） Baseline基础理论

本文整理自Xilinx公开课：Vivado时序收敛技术。有些知识在公开课中讲的并不是很细，因此我又对齐进行了整理，分为了几篇文章。

yundanfengqing_nuc·2023-12-05 21:56

Vivado时序约束（转载）

Vivado时序约束本文主要介绍如何在Vivado设计套件中进行时序约束，原文出自Xilinx中文社区。

wangyanchao151·2023-12-05 21:55

VIVADO时序约束之时序例外(set_multicycle_path)

如果路径起点和终点的控制电路允许，Xilinx建议您使用多周期路径约束来放宽设置要求。根据您的意图，保留要求可能仍然保持原始关系。这有助

Abel……·2023-12-05 21:53

xilinx usb下载器速度高速极限设置 JTAG-SMT2 JTAG-HS2 JTAG-HS3和Platform Cable USB DLC9 DLC10速度测试

xilinxusb下载器下载速度极限设置以及高速JTAG-SMT2(HS1HS2HS3)和DLC9DLC10速度测试对于一款xilinx的下载器，研发和烧录以及boss都最关心下载速度的极限值。

rui22·2023-12-05 09:46

Xilinx下载器platform cable usb DLC10在ISE和vivado驱动安装方法

赛灵下载器思驱动安装方法XILINXUSB下载器驱动的安装Xilinx下载器驱动常见安装方法使用下载器如下图：安装xilinx软件后，正常插上就会自动安装驱动。

rui22·2023-12-05 09:46

XILINX ISE ISE14.7在win10 win8中闪退无法打开的解决办法

XILINXISE在win10win8中闪退解决办法ISE是Xilinx推出的一款经典的硬件设计软件。

rui22·2023-12-05 09:15

xilinx altera lattice uart 四合一下载器MTC2 JTAG HS3 USB BLASTER HW-USBN-2B 使用说明教程

xilinxalteralatticeuart四合一仿真器/下载器：MTC2PLUSMTC2PLUS跨平台多功能仿真器/下载器，每种下载器都支持标准全信号接口。

rui22·2023-12-05 09:15

【【水 MicroBlaze 最后的介绍和使用】】

最后的介绍和使用我对MicroBlaze已经有了一个普遍的理解了现在我将看的两个一个是AXI4接口的DDR读写实验还有一个是AXIDMA环路实验虽然是水文但是也许能从中得到一些收获第一个是AXIDDR读写实验Xilinx

ZxsLoves·2023-12-04 19:21

fpga-mif文件生成

其中*.hex和*.mif格式是用于altera的rom，*.hex和*.coe格式用于xilinx的rom在使用fpga查表法时是rom文件调用的典型应用，在此以*.mif格式文件为例说明其生成方法，

ethanismyname·2023-12-04 15:14

fpga rom 初始化文件的一些心得

目录可能遇到的问题问题解决方案rom的初始化用途文件类型如何生成初始化文件示例AlteraXilinx可能遇到的问题问题alteraFPGA的rom找不到初始化文件，编译过程会提示类似的问题Error(

神仙约架·2023-12-04 15:43

【开发工具】分享一下我PC上装的FPGA工程师开发工具

目录前言1.Xilinx2.Altera3.Efinix4.Lattice二、仿真工具三、科研工具四、辅助工具1.硬件开发2.软件开发3.效率工具总结有喜欢FPGA开发的同学可以关注我一下，这里会经常分享一些

神仙约架·2023-12-04 06:48

【risc-v】易灵思efinix FPGA sapphire_soc IP配置参数分享

本系列会覆盖以下FPGA厂商易灵思efinix赛灵思xilinx阿尔特拉Altera本文内容隶属于【易灵思efinix】系列。

神仙约架·2023-12-04 06:48

【BUG】ERROR Place 1115 Unroutable Placement

项目场景：使用XilinxFPGA时遇到下面的这个问题ERROR:Place:1115-UnroutablePlacement!

神仙约架·2023-12-04 06:48

【risc-v】易灵思efinix FPGA riscv 时钟配置的一些总结

本系列会覆盖以下FPGA厂商易灵思efinix赛灵思xilinx阿尔特拉Altera本文内容隶属于【易灵思efinix】系列。文章目录系列文章目录前言一、pandas是什么？

神仙约架·2023-12-04 06:44

xilinx原语及bank简介

在此之前我对原语的理解就跟IP核一样，只是更直接的调用底层组件，事实也确实如此，也没有使用过原语，全部通过IP手册然后调用相关IP即可，比如锁相环，FIFO，FIR，FFT，ROM，RAM这些常用IP。但此次在编写HDMI接口驱动的时候，需要将单沿采样信号变为双沿采样的信号输出，还需要把单端信号转换为差分信号输出。实现这些功能可以调用SelectIO的IP，但是这个IP包含IDDR、ODDR、ID

BinaryStarXin·2023-12-03 11:46

【解决win10 64位系统下ISE14.7闪退问题】

【解决win1064位系统下ISE14.7闪退问题】在FPGA开发中，使用XilinxISE设计工具可以快速进行开发。但是在使用win1064位系统下的ISE14.7版本时，可能会遇到闪退的问题。

星光璀抱·2023-12-02 01:19

处理器及微控制器：XCZU15EG-2FFVC900I 可编程单元

XCZU15EG-2FFVC900I参数：Zynq®UltraScale+™MPSoC系列基于Xilinx®UltraScale™MPSoC架构。

YHPsophie·2023-12-01 17:18

FPGA芯片厂商

3）FPGA芯片厂商3.1Xilinx。赛灵思是全球领先的可编程逻辑完

宁静致远future·2023-12-01 13:34

Xilinx FPGA——ISE的UCF时序约束

时序约束是我们对FPGA设计的要求和期望，例如，我们希望FPGA设计可以工作在多快的时钟频率下等等。设计是要求系统中的每一个时钟都进行时序约束。一、分组约束语法（NET、PIN、INST）TNM是最基本的分组约束语法，其语法定义如下：{NET|INST|PIN}"net_or_pin_or_inst_name"TNM=[predefined_group]identifier;可见，TNM的定义起始

仲南音·2023-12-01 13:22

PCIe学习（二）：PCIe DMA关键模块分析之一

由于手里没有包含PCIe的板子，因此所做的也就是尽力将XILINX提供的实例工程中的关键模块进行分析，包括PIO_RX_ENGINE.v，PIO_TX_ENGINE.v，PIO_EP_MEM_ACCESS.v

攻城狮Bell·2023-12-01 01:26

pcie dma 相关知识整理（xilinx平台）

PCIE的DMA和PIO介绍DMA数据传输方式DMA(DirectMemoryAccess)，直接内存访问，在该模式下，数据传送不是由CPU负责处理，而是由一个特殊的处理器DMA控制器来完成，因此占用极少的CPU资源。DMA读过程1、驱动程序向操作系统申请一片物理连续的内存;2、主机向该地址写入数据；3、主机将这个内存的物理地址告诉FPGA；4、FPGA向主机发起读TLP请求—连续发出多个读请求；

zzyaoguai·2023-12-01 01:55

PCIE实现PIO模式寄存器读写调试记录

使用XILINX官方的PCIE核，实现使用windriver加载并测试读写。方案主要在XILINX官方的例子上进行了修改，可以更加方便的实现对PCIE读写。

爱漂流的易子·2023-12-01 00:51

【紫光同创PCIE教程】——使用WinDriver驱动紫光PCIE

紫光的PCIEIP虽然没有像xilinx那样可以直接使用BlockDes

小眼睛FPGA·2023-12-01 00:49

DDR-MIG 学习记录

①配置IP核Xilinx的DDR控制器的名称简写为MIG（MemoryInterfaceGenerator），在Vivado左侧窗口点击IPCatalog，然

little ur baby·2023-11-29 16:25

Xilinx Zynq-7000系列FPGA多路视频处理：图像缩放+视频拼接显示，提供工程源码和技术支持

工程介绍PL端FPGA逻辑设计PS端SDK软件设计5、工程移植说明vivado版本不一致处理FPGA型号不一致处理其他注意事项6、上板调试验证并演示准备工作输出静态演示输出动态演示7、福利：工程源码获取XilinxZy

9527华安·2023-11-29 05:45

学习使用Vivado和SDK进行Xilinx ZYNQ FPGA开发 | （四）安装并破解Modelsim | 2023.8.10/星期四/天气晴

系列文章目录学习使用Vivado和SDK进行XilinxZYNQFPGA开发|（一）开始学习使用Vivado和SDK进行XilinxZYNQFPGA开发|（二）学习方法选择学习使用Vivado和SDK进行

杨肉师傅·2023-11-29 00:21

学习使用Vivado和SDK进行Xilinx ZYNQ FPGA开发 | （三）安装并破解Vivado和SDK | 2023.8.9/星期三/天气晴

系列文章目录学习使用Vivado和SDK进行XilinxZYNQFPGA开发|（一）开始学习使用Vivado和SDK进行XilinxZYNQFPGA开发|（二）学习方法选择学习使用Vivado和SDK进行

杨肉师傅·2023-11-29 00:51

ZYNQ-Linux开发之（一）Vivado安装、SDK安装、License导入破解、Vivado无法正常启动等

Vivado及SDK工具安装1.1软件安装解压Xilinx_Vivado_SDK_2018.3_1207_2324.tar.gz，进入解压的目录，找到安装程序xsetup.exe，选中后鼠标右键以管理员身份运行

披着假发的程序唐·2023-11-29 00:20

Verilog-实现时钟分频（1KHZ、奇、偶分频，占空比为50%）

文章目录一、将系统时钟50MHZ分为占空比为50%的1khz时钟二、偶数分频：三、奇数分频：一、将系统时钟50MHZ分为占空比为50%的1khz时钟本篇文章使用Xilinx公司的ISE软件1.频率：1HZ

Anzg256·2023-11-29 00:04

第一章：赛灵思（Xilinx）的Zynq的多处理器片上系统（MPSoC）入门综述

第一章：赛灵思（Xilinx）的Zynq的多处理器片上系统（MPSoC）入门综述引言Zynq的多处理器片上系统（MPSoC）简介Xilinx片上系统（SoCs）发展简介设计方法引言本专栏对赛灵思（Xilinx

嵌入式技术·2023-11-28 07:56

【读书】基于FPGA的数字信号处理 [高亚军编著]

FPGA的数字信号处理[高亚军编著]前言1.1FPGA内部结分析SOCFPGA内部结构分析1.2FPGA设计流程分析1.3FPGA调试方法分析ILAVIO总结前言目前半导体工艺已达到28nm甚至更小的尺寸，Xilinx

你的信号里没有噪声·2023-11-28 07:23

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你的信号里没有噪声·2023-11-28 07:53

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根据Xilinx提供的手册，用ARM实现的模块被称为PS，而用FPGA实现的模块被称为PL。简单的说FPA更偏向于逻辑，不跑系统。

你的信号里没有噪声·2023-11-28 07:52

Xilinx ZynqMp VCU编解码

ZynqMPVCU是XilinxZynqUltraScale+MPSoC系列中的一个视频编解码单元，它提供了硬件加速的视频编解码功能，可以帮助开发人员更高效地实现视频应用。

JabinQu·2023-11-28 07:48

Xilinx ZYNQ UltraScale+系列产品介绍

关注、星标公众号，精彩内容每日送达来源：网络素材ZynqUltraScale+MPSoC是Xilinx推出的第二代多处理SoC系统，它在第一代Zynq-7000的基础上进行了全面升级。

Hack电子·2023-11-28 07:18

ZYNQ进阶之路5--PS端hello xilinx zynq设计

在ZYNQ进阶之路1-4中我们大致了解了ZYNQPL端的开发流程以及使用verilog硬件描述语言写了几个硬件模块，希望大家在之前的章节中能有所收获，如果其中有技术上的问题属于博主技术知识有限希望读者多多谅解！也希望能通过博主邮箱（[email protected]）告知博主，达到相互学习共同进步的目标。在接下来的几章节中博主主要针对PS端的基础开发流程以及外设模块设计，本章节讲解PS端hel

鹏哥DIY·2023-11-28 07:05

xilinx fpga ultrascale 器件GTX参考时钟注意点

7系列的GTX参考时钟可以供本BANK及另外两个相邻BANK使用，但是ultrascale及ultrascale+器件又分了SLR0及SLR1,这两者之间不能共用参考时钟，硬件设计尤其需要注意

FPGA_Linuxer·2023-11-27 02:25

Xilinx Picoblaze 使用介绍

Picoblaze设计指南Picoblaze是Xilinx的8位微处理器，其占用资源非常少，可以在CPLD、FPGA里面，实现一个或多个这样的处理单元。

jokeshe·2023-11-26 13:54

NEXYS A7开发板（Xilinx Aritx-7）使用Microblaze操作读写FLASH

简介本文总结本人最近的一项工作：NEXYSA7开发板通过XilinxFPGA自带的MicroblazeCPU核来完成读写FLASH操作。

lyfwill·2023-11-26 13:54

fpga在线升级 linux_Xilinx FPGA程序升级

XilixnFPGA提供了一种在线升级的方式，可以通过ICAP指令实现。ICAP(InternalConfigurationAccessPort)指的是内部配置访问端口，其主要作用是通过内部配置访问端口(ICAP)，用户可以在FPGA逻辑代码中直接读写FPGA内部配置寄存器(类似SelectMAP)，从而实现特定的配置功能，例如Multiboot。FPGA实现IPROG通常有两种方式，一种是通过I

weixin_39524439·2023-11-26 13:30

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