- FPGA时序分析
远行者223
FPGAleariningfpga开发
FPGA时序分析1.1亚稳态FPGA中亚稳态【Tsu建立时间】【Th保持时间】【Tmet决断时间】【recovery恢复时间】【removal移除时间】1.2跨时钟域分析CDC跨时钟域处理及相应的时序约束【set_clock_groups】【set_max_delay】1.3全局复位Xilinx全局复位要点1.4数制与进制原码、反码、补码补码对于有符号负数是先取反再加一,勿弄反典型例题展示
- Quartus工程的qsf配置约束文件介绍
GBXLUO
FPGAfpga开发qsf
一、qsf文件概述qsf:QuartusSettingFile,是Quartus工程的配置文件;包含一个Quartus工程的所有约束,包括工程的软件版本信息、FPGA器件信息、引脚约分配、引脚电平分配,编译约束和用于ClassicTimingAnalyzer的时序约束;二、文件配置格式2.1set_global_assignment--配置属性格式语法:set_global_assignments
- 基于FPGA的高效除法器
电路_fpga
FPGAFPGA基础模块fpga开发
FPGA可以通过除号直接实现除法,但是当除数或被除数位宽较大时,计算会变得缓慢,导致时序约束不能通过。此时可以通过在除法IP中加入流水线来提高最大时钟频率,这种方式提高时钟频率也很有限。如果还不能达到要求,就只能把除法器拆分,来提高系统时钟频率。 其实最简单的方式是使用计数器对除数进行累加,并且把累加的次数寄存,当累加结果大于等于被除数时,此时寄存的累加次数就是商,而被除数减去累加结果就得到
- FPGA经典书籍分享
light6776
fpga开发
推荐一系列FPGA开发方面的书,这些书看完的话对你的FPGA技能会有很大的帮助。添加图片注释,不超过140字(可选)内容简介本书系统论述了新一代FPGA设计套件Vivado的性能、使用方法以及FPGA的开发方法。全书内容包括Vivado设计套件的特性,全面可编程FPGA器件的架构,使用Vivado套件创建复杂数字系统设计项目,仿真系统功能,RTL分析产生网表文件,性能要求的时序约束及综合,布局布线
- FPGA时序分析与时序约束(五)——使用Timing Analyzer进行时序分析与约束
STATEABC
#FPGA时序分析与约束fpga开发FPGA时序约束verilog时序分析
Quartus的安装路径下会自带有例程,通过fir_filter进行学习如何使用TimingAnalyzer进行时序分析与约束。1.1创建时序网表打开fir_filter并进行综合后可通过菜单栏Tool->TimingAnalyzer或工具栏按钮运行TimingAnalyzer。根据前面提到的,时序分析工具需要网表来执行时序分析,因此先创建Post-Map时序网表。在菜单栏Netlist->Cre
- 数字IC后端设计如何从零基础快速入门?(内附数字IC后端学习视频)
IC拓荒者
数字IC后端数字后端实现物理验证低功耗数字后端设计数字IC后端实现
数字IC后端工程师是做什么的?数字IC后端工程师主要职责是把数字IC前端工程师写的逻辑功能RTL转变成物理实际连线GDS版图。这个过程的本质是基于一定的时序约束和物理约束将设计的逻辑功能等价转变成物理连接。因为这个GDS最后是要提交给foundary进行芯片加工制作的,光刻机无法识别逻辑功能,它只认一层层的物理实际连接。以上面反相器为例,左侧为电路图,右侧为对应的版图GDS。实际芯片的电路图是一个
- 数字IC芯片设计实现 | 时序Timing Signoff check_timing检查解析
IC拓荒者
数字IC后端数字后端培训timingsignoffcheck_timing时序约束IC后端实现
今天分享在数字IC芯片设计实现做timingsignoff阶段必须要看的report。check_timing的报告必须是clean的,否则芯片回来大概率是废片!!!实际上一堆公司的芯片败在不看这个report了。我们知道primetime(简称PT)做时序检查是基于我们给定的signoffsdc时序约束。所以timing结果的准确性就取决于sdc的完备性。如果sdc有漏洞,自然这个timing结
- FPGA时序分析与时序约束(四)——时序例外约束
STATEABC
#FPGA时序分析与约束fpga开发FPGAverilog时序分析时序约束
目录一、时序例外约束1.1为什么需要时序例外约束1.2时序例外约束分类二、多周期约束2.1多周期约束语法2.2同频同相时钟的多周期约束2.3同频异相时钟的多周期约束2.4慢时钟域到快时钟域的多周期约束2.5快时钟域到慢时钟域的多周期约束三、虚假路径约束四、最大/最小延时约束一、时序例外约束1.1为什么需要时序例外约束在STA中时序分析工具默认的时序检查方式可能与实际情况不吻合,此时就需要额外增加一
- vivado时序约束
拉钩上吊一百年
fpgafpga开发
1.时钟周期约束基础时钟周期为10ns的基础时钟create_clock-period10[get_portssys_clk]生成时钟生成时钟为通过组合逻辑自己生成的时钟驱动。(MMCM、PLL、BUFR输出的时钟不是生成时钟,vivado会自动识别,不需要额外约束)。如图是经典二分频生成时钟,其输出的时钟约束应当为:create_generated_clock-nameclkdiv2-sourc
- FPGA时序分析与时序约束(Vivado)
云影点灯大师
FPGAfpga开发时序分析与约束
FPGA时序分析与时序约束(Vivado)(1)内部资源(2)传输模型分析(寄存器到寄存器)(3)时序约束操作1约束主时钟2约束衍生时钟3设置时钟组(4)查看报告(1)内部资源后缀L的这个单元中,会生成锁存器查看布线定位线路(2)传输模型分析(寄存器到寄存器)时间分析,还要考虑数据变化的建立时间与保持时间经过图上计算可得公式:Tsu裕量=(Tskew+时钟周期-Tsu)-(Tco+Tdelay)T
- FPGA设计时序约束十六、虚拟时钟Virtual Clock
知识充实人生
FPGA所知所见所解fpga开发时序约束虚拟时钟VIRTUAL_CLOCK主时钟Vivado
目录一、序言二、VirtualClock2.1设置界面三、工程示例3.1工程设计3.2工程代码3.3时序报告3.4答疑四、参考资料一、序言在时序约束中,存在一个特殊的时序约束,虚拟时钟VirtualClock约束,根据名称可看出时钟不是实际存在的,主要是在STA分析时序时提供一个参考。二、VirtualClock相较于create_clock创建主时钟约束到实际的物理位置,虚拟时钟约束时不需要指定
- 【【深入浅出了解静态时钟分析和时钟约束】】
ZxsLoves
深入浅出学习FPGA学习fpga开发
深入浅出了解静态时钟分析和时钟约束时序分析是什么?我们提出一些特定的时序要求(或者说是添加特定的时序约束),使用特定的时序模型,针对特定的电路进行分析。分析的最终结果是要求系统时序满足我们提出的要求。这么说可能还不是很清晰我们进行一个对比上次实验做的CORDIC算法未添加时序约束时的频率利用率与功耗如下我们可以看出这是一个非常大的占用率甚至是一个很恐怖的功耗(怎么不把板子烧了)现在我们添加简单的时
- FPGA 静态时序分析与约束(1)
朽月
FPGAfpga
静态时序分析与约束中的概念项目总结时序分析与约束的意义FPGA内部时序约束建立时间分析保持时间IO约束InputDelay分析OutputDelay分析时序约束注意点参考文献总结项目总结静态时序分析是指我们手动或者EDA工具按照芯片寄存器、查找表、内部连线所需要的固定的时间分析时序路径是否有违例的情况,并进行相应的约束。既然有静态时序分析,那么肯定有动态时序分析。动态时序分析也就是我们常说的后仿真
- FPGA——静态时序分析(STA)
Halo_zjq
FPGAfpga开发
FPGA时序分析与时序约束什么是静态时序分析(STA)首先,静态时序分析分析是基于同步电路设计模型的。静态时序分析STA对于同步时序电路必不可少,通过静态时序分析,一方面可以增加系统稳定性减少亚稳态的发生,另一方面可以最大限度的提升系统工作频率。因此,对静态时序相关概念的理解,以及掌握静态时序分析的方法具有重要意义FPGA内数据数据传输模型下图是小梅哥讲解时用到的示例图,左侧是时序分析及概念讲解,
- FPGA——时序分析与约束
云影点灯大师
FPGAfpga开发fpga嵌入式
FPGA时序分析与约束FPGA结构基础数据传输模型QuartusII时序报告QuartusII中TimeQuest的操作实操时序分析:通过分析FPGA内部各个存储器之间的数据和时钟传输路径,来分析数据延迟和时钟延迟的关系,保证所有寄存器都可以正确寄存数据。数据和时钟传输路径是:由EDA软件,通过针对特定器件布局布线得到的。时序约束:告知EDA软件,尽力达到约束指标。FPGA结构基础可编程逻辑功能结
- FPGA时序分析与时序约束(三)——I/O接口约束
STATEABC
#FPGA时序分析与约束fpga开发嵌入式硬件FPGA时许约束时许分析
为了准确地对设计中的外部时序上下文进行建模,必须提供输入和输出端口的时序信息。因此要进行输入输出延时约束,延迟约束用的是set_input_delay和set_output_delay,分别用于input端和output端,其时钟源可以是时钟输入管脚,也可以是虚拟时钟。一、输入接口约束set_input_delay-clock-reference_pin-clock_fall-rese-max-a
- FPGA时序分析与约束(0)——目录与传送门
apple_ttt
关于时序分析的那些事fpga开发fpga时序分析时序约束
一、简介关于时序分析和约束的学习似乎是学习FPGA的一道分水岭,似乎只有理解了时序约束才能算是真正入门了FPGA,对于FPGA从业者或者未来想要从事FPGA开发的工程师来说,时序约束可以说是一道躲不过去的坎,所以这个系列我们会详细介绍FPGA时序分析与约束的相关内容。我们在设计FPGA的时候往往是进行多方面性能的权衡来实现设计的最优化,在可实现的情况下,我们一般会期望处理速率越快越好,但是与理论不
- FPGA设计时序约束十四、Set_External_Delay
知识充实人生
FPGA所知所见所解fpga开发时序约束Vivado锁相环外反馈延时
一、序言在时序约束中对clock的约束还存在一种特殊的延时约束setexternaldelay。setexternaldelay如字面含义,设置外部的时延值,但这个外部时延主要是指反馈时延,即信号从FPGA的output端口输出后经过外部电路回到输入端口的时延值。二、SetExternalDelay2.1设置界面进入TimingConstraints界面,在左侧Clock栏中选中SetExtern
- FPGA时序约束-汇总篇
jk_101
FPGAfpga开发
FPGA时序约束理论篇FPGA时序约束理论篇-时序路径和模型FPGA时序约束理论篇-Skew讲解FPGA时序约束实战-I/O口约束FPGA时序约束实战-时钟周期约束
- FPGA设计时序约束十二、Set_Clock_Sense
知识充实人生
FPGA所知所见所解fpga开发时序约束set_clock_sense时钟极性clocksenseTimingarcVivado
目录一、序言二、SetClockSense2.1基本概念2.2设置界面2.3命令语法2.4命令示例三、工程示例3.1工程代码3.2无set_clock_sense3.3设置set_clock_sense四、参考资料一、序言本章将介绍Set_Clock_Sense约束,在介绍约束之前,大家需对时序弧以及timingsense有一定的基础了解,具体可参考另一篇文章《FPGA设计时序分析概念之Timin
- FPGA设计时序约束十一、others类约束之Set_Maximum_Time_Borrow
知识充实人生
FPGA所知所见所解fpga开发时序约束TimeBorrow最大借用时间锁存器
目录一、序言二、SetMaximumTimeBorrow2.1基本概念2.2设置界面2.3命令语法2.4命令示例三、参考资料一、序言在Vivado的时序约束窗口中,存在一类特殊的约束,划分在others目录下,可用于设置忽略或修改默认的时序路径分析,以Vivado2022.1版本为例,主要包括以下4类,本文将介绍其中的最后一个Set_Maxium_Time_Borrow,示例的为Vivado202
- FPGA设计时序约束十三、Set_Data_Check
知识充实人生
FPGA所知所见所解fpga开发时序约束set_data_checkvivado时序分析STA数据检查
目录一、序言二、SetDataCheck2.1基本概念2.2设置界面2.3命令语法三、工程示例3.1工程代码3.2约束设置3.3时序报告四、参考资料一、序言通常进行时序分析时,会考虑触发器上时钟信号与数据信号到达的先后关系,从而进行setup,hold分析。同样地,我们也可以对两个数据信号进行类似的setup和hold关系检查。对于这类检查,有专门的约束命令,即set_data_check,可以对
- Vivado程序设计-仿真流程
Bonjour读作本鸡噢~鲁
FPGA-Vivado学习fpga开发
目录一、基本流程二、新建工程三、文件输入3.1、文件创建3.2、端口设定补充3.3、RTL程序输入3.4、XDC约束文件建立3.5、快捷定义四、仿真4.1、文件创建4.2、激励文件编写4.3、开始仿真五、下载六、仿真文件要点补充1、端口变量2、文件关系3、简单案例七、代码写入一、基本流程编写RTL文件建立仿真文件通过I/OPlaning添加管脚约束编写约束文件添加管脚约束添加时序约束生产Bitst
- FPGA时序分析与时序约束(二)——时钟约束
STATEABC
#FPGA时序分析与约束fpga开发FPGAverilog时序约束时序分析
目录一、时序约束的步骤二、时序网表和路径2.1时序网表2.2时序路径三、时序约束的方式三、时钟约束3.1主时钟约束3.2虚拟时钟约束3.3衍生时钟约束3.4时钟组约束3.5时钟特性约束3.6时钟延时约束一、时序约束的步骤上一章了解了时序分析和约束的很多基本概念(FPGA时序分析与时序约束(一)),只需要去理解如何进行时序分析即可,而我们只需要对综合工具提出时序约束的要求,综合工具就会对这些路径进行
- vivado约束方法4
cckkppll
fpga开发
时序约束向导定时约束向导确定合成或上缺少的定时约束实现的设计。它分析了网表、时钟网络连接和现有的定时限制,以便根据《超快设计方法指南》提供建议用于FPGA和SoC(UG949)。以下11涵盖了三类约束页面,然后是摘要。包括以下步骤:•时钟○主时钟○生成的时钟○转发的时钟○外部反馈延迟•输入和输出端口○输入延迟○输出延迟○组合延迟•时钟域交叉○物理上唯一的时钟组○无交互的逻辑排他性时钟组○具有交互功
- 特权FPGA 第二章 笔记
chinxue2008
fpga开发
原本官方那本,按章顺路走,反而枯燥,重新找了一本重读。1.应用领域,与传统处理器比,实时性是一大优势;信号处理,协议接口;2.功能仿真,时序约束;3.注释应解释与实现的功能相关,而不是该语句本身;4.
- Xilinx FPGA——ISE时序约束“建立时间不满足”问题解决记录
仲南音
fpga开发
一、现象最近使用赛灵思的FPGA设计项目时,出现时序约束失效问题。点进去发现如下:一个始终约束没有生效,有多处报错。二、原因出现这个问题的原因是,建立时间不满足。时序违例的主要原因是建立时间和保持时间不满足要求,那么什么情况下会出现建立时间和保持时间不满足要求呢?建立时间不满足要求通常是因为组合逻辑处理时间太长!保持时间不满足要求通常是因为组合逻辑处理时间太短!建立时间和保持时间都不满足往往出现在
- Vivado时序收敛技术(一) Baseline基础理论
yundanfengqing_nuc
FPGA
本文整理自Xilinx公开课:Vivado时序收敛技术。有些知识在公开课中讲的并不是很细,因此我又对齐进行了整理,分为了几篇文章。有很多内容也在我的时序约束课程中讲到过,都是免费课程,大家可以在我的知乎专栏上找到。FPGATimes如何知道该约束哪些时钟? 使用report_clock_networks指令或使用约束向导来查看有哪些主时钟需要约束和输入的主时钟是否被约束。report_clock
- Vivado时序约束(转载)
wangyanchao151
fpgatiminganalysis
Vivado时序约束本文主要介绍如何在Vivado设计套件中进行时序约束,原文出自Xilinx中文社区。TimingConstraintsinVivado-UCFtoXDCVivado软件相比于ISE的一大转变就是约束文件,ISE软件支持的是UCF(UserConstraintsFile),而Vivado软件转换到了XDC(XilinxDesignConstraints)。XDC主要基于SDC(S
- vivado时序约束
weixin_39670050
fpga开发
前提在做时序约束之前,先保证逻辑代码合理性代码风格:使用同步复位,高电平复位;模块边界上使用寄存器非组合逻辑;logiclevel要少;适当使用DSP和RAM实现方式;DSP48和RAM不支持异步复位MMCM输出多个频率,把最高频率放在out0,VCO最高,uncertainty最小减少工程中ILAVIO使用,包括深度和位宽更改实现策略关注复位和时钟,形成时钟网络,尽量少时钟及复位每一步执行后都会
- apache 安装linux windows
墙头上一根草
apacheinuxwindows
linux安装Apache 有两种方式一种是手动安装通过二进制的文件进行安装,另外一种就是通过yum 安装,此中安装方式,需要物理机联网。以下分别介绍两种的安装方式
通过二进制文件安装Apache需要的软件有apr,apr-util,pcre
1,安装 apr 下载地址:htt
- fill_parent、wrap_content和match_parent的区别
Cb123456
match_parentfill_parent
fill_parent、wrap_content和match_parent的区别:
1)fill_parent
设置一个构件的布局为fill_parent将强制性地使构件扩展,以填充布局单元内尽可能多的空间。这跟Windows控件的dockstyle属性大体一致。设置一个顶部布局或控件为fill_parent将强制性让它布满整个屏幕。
2) wrap_conte
- 网页自适应设计
天子之骄
htmlcss响应式设计页面自适应
网页自适应设计
网页对浏览器窗口的自适应支持变得越来越重要了。自适应响应设计更是异常火爆。再加上移动端的崛起,更是如日中天。以前为了适应不同屏幕分布率和浏览器窗口的扩大和缩小,需要设计几套css样式,用js脚本判断窗口大小,选择加载。结构臃肿,加载负担较大。现笔者经过一定时间的学习,有所心得,故分享于此,加强交流,共同进步。同时希望对大家有所
- [sql server] 分组取最大最小常用sql
一炮送你回车库
SQL Server
--分组取最大最小常用sql--测试环境if OBJECT_ID('tb') is not null drop table tb;gocreate table tb( col1 int, col2 int, Fcount int)insert into tbselect 11,20,1 union allselect 11,22,1 union allselect 1
- ImageIO写图片输出到硬盘
3213213333332132
javaimage
package awt;
import java.awt.Color;
import java.awt.Font;
import java.awt.Graphics;
import java.awt.image.BufferedImage;
import java.io.File;
import java.io.IOException;
import javax.imagei
- 自己的String动态数组
宝剑锋梅花香
java动态数组数组
数组还是好说,学过一两门编程语言的就知道,需要注意的是数组声明时需要把大小给它定下来,比如声明一个字符串类型的数组:String str[]=new String[10]; 但是问题就来了,每次都是大小确定的数组,我需要数组大小不固定随时变化怎么办呢? 动态数组就这样应运而生,龙哥给我们讲的是自己用代码写动态数组,并非用的ArrayList 看看字符
- pinyin4j工具类
darkranger
.net
pinyin4j工具类Java工具类 2010-04-24 00:47:00 阅读69 评论0 字号:大中小
引入pinyin4j-2.5.0.jar包:
pinyin4j是一个功能强悍的汉语拼音工具包,主要是从汉语获取各种格式和需求的拼音,功能强悍,下面看看如何使用pinyin4j。
本人以前用AscII编码提取工具,效果不理想,现在用pinyin4j简单实现了一个。功能还不是很完美,
- StarUML学习笔记----基本概念
aijuans
UML建模
介绍StarUML的基本概念,这些都是有效运用StarUML?所需要的。包括对模型、视图、图、项目、单元、方法、框架、模型块及其差异以及UML轮廓。
模型、视与图(Model, View and Diagram)
&
- Activiti最终总结
avords
Activiti id 工作流
1、流程定义ID:ProcessDefinitionId,当定义一个流程就会产生。
2、流程实例ID:ProcessInstanceId,当开始一个具体的流程时就会产生,也就是不同的流程实例ID可能有相同的流程定义ID。
3、TaskId,每一个userTask都会有一个Id这个是存在于流程实例上的。
4、TaskDefinitionKey和(ActivityImpl activityId
- 从省市区多重级联想到的,react和jquery的差别
bee1314
jqueryUIreact
在我们的前端项目里经常会用到级联的select,比如省市区这样。通常这种级联大多是动态的。比如先加载了省,点击省加载市,点击市加载区。然后数据通常ajax返回。如果没有数据则说明到了叶子节点。 针对这种场景,如果我们使用jquery来实现,要考虑很多的问题,数据部分,以及大量的dom操作。比如这个页面上显示了某个区,这时候我切换省,要把市重新初始化数据,然后区域的部分要从页面
- Eclipse快捷键大全
bijian1013
javaeclipse快捷键
Ctrl+1 快速修复(最经典的快捷键,就不用多说了)Ctrl+D: 删除当前行 Ctrl+Alt+↓ 复制当前行到下一行(复制增加)Ctrl+Alt+↑ 复制当前行到上一行(复制增加)Alt+↓ 当前行和下面一行交互位置(特别实用,可以省去先剪切,再粘贴了)Alt+↑ 当前行和上面一行交互位置(同上)Alt+← 前一个编辑的页面Alt+→ 下一个编辑的页面(当然是针对上面那条来说了)Alt+En
- js 笔记 函数
征客丶
JavaScript
一、函数的使用
1.1、定义函数变量
var vName = funcation(params){
}
1.2、函数的调用
函数变量的调用: vName(params);
函数定义时自发调用:(function(params){})(params);
1.3、函数中变量赋值
var a = 'a';
var ff
- 【Scala四】分析Spark源代码总结的Scala语法二
bit1129
scala
1. Some操作
在下面的代码中,使用了Some操作:if (self.partitioner == Some(partitioner)),那么Some(partitioner)表示什么含义?首先partitioner是方法combineByKey传入的变量,
Some的文档说明:
/** Class `Some[A]` represents existin
- java 匿名内部类
BlueSkator
java匿名内部类
组合优先于继承
Java的匿名类,就是提供了一个快捷方便的手段,令继承关系可以方便地变成组合关系
继承只有一个时候才能用,当你要求子类的实例可以替代父类实例的位置时才可以用继承。
在Java中内部类主要分为成员内部类、局部内部类、匿名内部类、静态内部类。
内部类不是很好理解,但说白了其实也就是一个类中还包含着另外一个类如同一个人是由大脑、肢体、器官等身体结果组成,而内部类相
- 盗版win装在MAC有害发热,苹果的东西不值得买,win应该不用
ljy325
游戏applewindowsXPOS
Mac mini 型号: MC270CH-A RMB:5,688
Apple 对windows的产品支持不好,有以下问题:
1.装完了xp,发现机身很热虽然没有运行任何程序!貌似显卡跑游戏发热一样,按照那样的发热量,那部机子损耗很大,使用寿命受到严重的影响!
2.反观安装了Mac os的展示机,发热量很小,运行了1天温度也没有那么高
&nbs
- 读《研磨设计模式》-代码笔记-生成器模式-Builder
bylijinnan
java设计模式
声明: 本文只为方便我个人查阅和理解,详细的分析以及源代码请移步 原作者的博客http://chjavach.iteye.com/
/**
* 生成器模式的意图在于将一个复杂的构建与其表示相分离,使得同样的构建过程可以创建不同的表示(GoF)
* 个人理解:
* 构建一个复杂的对象,对于创建者(Builder)来说,一是要有数据来源(rawData),二是要返回构
- JIRA与SVN插件安装
chenyu19891124
SVNjira
JIRA安装好后提交代码并要显示在JIRA上,这得需要用SVN的插件才能看见开发人员提交的代码。
1.下载svn与jira插件安装包,解压后在安装包(atlassian-jira-subversion-plugin-0.10.1)
2.解压出来的包里下的lib文件夹下的jar拷贝到(C:\Program Files\Atlassian\JIRA 4.3.4\atlassian-jira\WEB
- 常用数学思想方法
comsci
工作
对于搞工程和技术的朋友来讲,在工作中常常遇到一些实际问题,而采用常规的思维方式无法很好的解决这些问题,那么这个时候我们就需要用数学语言和数学工具,而使用数学工具的前提却是用数学思想的方法来描述问题。。下面转帖几种常用的数学思想方法,仅供学习和参考
函数思想
把某一数学问题用函数表示出来,并且利用函数探究这个问题的一般规律。这是最基本、最常用的数学方法
- pl/sql集合类型
daizj
oracle集合typepl/sql
--集合类型
/*
单行单列的数据,使用标量变量
单行多列数据,使用记录
单列多行数据,使用集合(。。。)
*集合:类似于数组也就是。pl/sql集合类型包括索引表(pl/sql table)、嵌套表(Nested Table)、变长数组(VARRAY)等
*/
/*
--集合方法
&n
- [Ofbiz]ofbiz初用
dinguangx
电商ofbiz
从github下载最新的ofbiz(截止2015-7-13),从源码进行ofbiz的试用
1. 加载测试库
ofbiz内置derby,通过下面的命令初始化测试库
./ant load-demo (与load-seed有一些区别)
2. 启动内置tomcat
./ant start
或
./startofbiz.sh
或
java -jar ofbiz.jar
&
- 结构体中最后一个元素是长度为0的数组
dcj3sjt126com
cgcc
在Linux源代码中,有很多的结构体最后都定义了一个元素个数为0个的数组,如/usr/include/linux/if_pppox.h中有这样一个结构体: struct pppoe_tag { __u16 tag_type; __u16 tag_len; &n
- Linux cp 实现强行覆盖
dcj3sjt126com
linux
发现在Fedora 10 /ubutun 里面用cp -fr src dest,即使加了-f也是不能强行覆盖的,这时怎么回事的呢?一两个文件还好说,就输几个yes吧,但是要是n多文件怎么办,那还不输死人呢?下面提供三种解决办法。 方法一
我们输入alias命令,看看系统给cp起了一个什么别名。
[root@localhost ~]# aliasalias cp=’cp -i’a
- Memcached(一)、HelloWorld
frank1234
memcached
一、简介
高性能的架构离不开缓存,分布式缓存中的佼佼者当属memcached,它通过客户端将不同的key hash到不同的memcached服务器中,而获取的时候也到相同的服务器中获取,由于不需要做集群同步,也就省去了集群间同步的开销和延迟,所以它相对于ehcache等缓存来说能更好的支持分布式应用,具有更强的横向伸缩能力。
二、客户端
选择一个memcached客户端,我这里用的是memc
- Search in Rotated Sorted Array II
hcx2013
search
Follow up for "Search in Rotated Sorted Array":What if duplicates are allowed?
Would this affect the run-time complexity? How and why?
Write a function to determine if a given ta
- Spring4新特性——更好的Java泛型操作API
jinnianshilongnian
spring4generic type
Spring4新特性——泛型限定式依赖注入
Spring4新特性——核心容器的其他改进
Spring4新特性——Web开发的增强
Spring4新特性——集成Bean Validation 1.1(JSR-349)到SpringMVC
Spring4新特性——Groovy Bean定义DSL
Spring4新特性——更好的Java泛型操作API
Spring4新
- CentOS安装JDK
liuxingguome
centos
1、行卸载原来的:
[root@localhost opt]# rpm -qa | grep java
tzdata-java-2014g-1.el6.noarch
java-1.7.0-openjdk-1.7.0.65-2.5.1.2.el6_5.x86_64
java-1.6.0-openjdk-1.6.0.0-11.1.13.4.el6.x86_64
[root@localhost
- 二分搜索专题2-在有序二维数组中搜索一个元素
OpenMind
二维数组算法二分搜索
1,设二维数组p的每行每列都按照下标递增的顺序递增。
用数学语言描述如下:p满足
(1),对任意的x1,x2,y,如果x1<x2,则p(x1,y)<p(x2,y);
(2),对任意的x,y1,y2, 如果y1<y2,则p(x,y1)<p(x,y2);
2,问题:
给定满足1的数组p和一个整数k,求是否存在x0,y0使得p(x0,y0)=k?
3,算法分析:
(
- java 随机数 Math与Random
SaraWon
javaMathRandom
今天需要在程序中产生随机数,知道有两种方法可以使用,但是使用Math和Random的区别还不是特别清楚,看到一篇文章是关于的,觉得写的还挺不错的,原文地址是
http://www.oschina.net/question/157182_45274?sort=default&p=1#answers
产生1到10之间的随机数的两种实现方式:
//Math
Math.roun
- oracle创建表空间
tugn
oracle
create temporary tablespace TXSJ_TEMP
tempfile 'E:\Oracle\oradata\TXSJ_TEMP.dbf'
size 32m
autoextend on
next 32m maxsize 2048m
extent m
- 使用Java8实现自己的个性化搜索引擎
yangshangchuan
javasuperword搜索引擎java8全文检索
需要对249本软件著作实现句子级别全文检索,这些著作均为PDF文件,不使用现有的框架如lucene,自己实现的方法如下:
1、从PDF文件中提取文本,这里的重点是如何最大可能地还原文本。提取之后的文本,一个句子一行保存为文本文件。
2、将所有文本文件合并为一个单一的文本文件,这样,每一个句子就有一个唯一行号。
3、对每一行文本进行分词,建立倒排表,倒排表的格式为:词=包含该词的总行数N=行号