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卷积网络verilog
Zynq7020 使用 Video Processing Subsystem 实现图像缩放
目前市面上主流的FPGA图像缩放方案如下:1:Xilinx的HLS方案,该方案简单,易于实现,但只能用于Xilinx自家的FPGA;2:非纯
Verilog
方案,大部分代码使用
Verilog
实现,但中间的
攻城狮Wayne
·
2024-01-16 12:17
fpga开发
基于FPGA的UART多字节环回实验
verilog
代码(含帧头帧尾和解码部分)
采用VIVADO开发环境,频率50MHz,波特率256000,8位数据位,1位停止位。串口接收程序源自正点原子的例程。带仿真工程,数据帧格式如下图:发送数据为:aaff03000E03B186100040011100000000000000110000000000111155CC效果如图:仿真效果图:参考以下文章和视频:FPGA串口多字节收发_哔哩哔哩_bilibiliFPGA串口多字节接收、解码
芯想是陈
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2024-01-16 10:10
FPGA
fpga开发
Verilog
语法——6.测试文件使用for和random语句进行赋值
参考资料【明德扬_
verilog
零基础入门语法HDL仿真快速掌握-手把手教你写FPGA/ASIC代码设计流程中的应用】6.测试文件使用for和random语句进行赋值6.1for语句的使用题目要求:涉及到
鸥梨菌Honevid
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2024-01-16 10:09
FPGA
fpga开发
【FPGA & Modsim】数字时钟
3、使用
Verilog
HD
去追远风
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2024-01-16 10:39
FPGA学习记录
fpga开发
【FPGA & Modsim】序列检测
实验步骤:1、在数字逻辑集成开发环境中新建一个序列检测器工程;2、编写
Verilog
HDL源程序
去追远风
·
2024-01-16 10:39
fpga开发
【FPGA &
Verilog
】4bitBCD码加法器+7段数码管
顶层文件:moduleadd_bcd(input[9:0]I_1,input[9:0]I_0,inputclk,inputrst_n,output[7:0]seg,output[7:0]value,outputselect,output[3:0]encode_1,output[3:0]encode_0,output[3:0]high_bit,output[3:0]low_bit);assignva
去追远风
·
2024-01-16 10:09
FPGA学习记录
fpga开发
「HDLBits题解」Popcount255
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Popcount255-HDLBitsmoduletop_module
UESTC_KS
·
2024-01-15 19:25
HDLBits
题解
Verilog
「HDLBits题解」Adder100i
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Adder100i-HDLBitsmoduletop_module(
UESTC_KS
·
2024-01-15 19:25
HDLBits
题解
Verilog
「HDLBits题解」Ringer
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Ringer-HDLBitsmoduletop_module(inputring
UESTC_KS
·
2024-01-15 19:25
HDLBits
题解
Verilog
「HDLBits题解」Bcdadd100
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Bcdadd100-HDLBitsmoduletop_module(
UESTC_KS
·
2024-01-15 19:22
HDLBits
题解
Verilog
verilog
中的除法运算/
先来看定义为常量的除法当除数不为整数时,看其运算结果。1.testbench2.仿真结果可见,7/2=3.5,实际输出为整数3.div=1再看变量的除法100/4=2525/3=8小数部位省略
纯小白~
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2024-01-15 17:08
verilog
FPGA流水线除法器(
Verilog
)原理及实现
FPGA流水线除法器(
Verilog
)原理及实现流水线除法器原理 除法器的计算过程如下图所示。计算步骤假设数值的位宽为N。
锅巴不加盐
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2024-01-15 17:07
FPGA学习
fpga开发
verilog
实现除法器运算
verilog
实现除法器运算本文通过
verilog
实现了一个位宽参数可配置的除法运算模块1,设计思路我们要计算a_data/b_data=div_data----remain_data;确定位宽:若a_data
皮皮宽
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2024-01-15 17:06
数字IC设计
fpga开发
数字电路设计
基于
verilog
的除法器的实现
本文应该是目前全网最通俗易懂,而且比较全面的用
verilog
实现除法器的文章。首先说明一下本文的探讨的重点。我们首先从整数的除法开始讲起,然后慢慢延伸到小数的除法,和负数的除法。
小林家的龙小年
·
2024-01-15 17:32
fpga开发
算法
牛客
Verilog
刷题__01 四选一多路选择器
牛客
Verilog
刷题__01四选一多路选择器1题目概述描述制作一个四选一的多路选择器,要求输出定义上为线网类型状态转换:d011d110d201d300信号示意图:输入描述:输入信号d1,d2,d3,
爱折腾的张Sir
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2024-01-15 14:08
FPGA
fpga
perl
【
Verilog
】HDLBits题解——Circuits/Sequential Logic
SequentialLogicLatchesandFlip-FlopsDflip-flop题目链接moduletop_module(inputclk,//Clocksareusedinsequentialcircuitsinputd,outputregq);////Useaclockedalwaysblock//copydtoqateverypositiveedgeofclk//Clockedal
wjh776a68
·
2024-01-15 14:05
#
Verilog入门
verilog
HDLBits
fpga
【
Verilog
】HDLBits题解——
Verilog
Language
BasicsSimplewire题目链接moduletop_module(inputin,outputout);assignout=in;endmoduleFourwires题目链接moduletop_module(inputa,b,c,outputw,x,y,z);assignw=a;assignx=b;assigny=b;assignz=c;endmoduleInverter题目链接modul
wjh776a68
·
2024-01-15 14:35
#
Verilog入门
HDLBits
Verilog
题解
【
Verilog
】HDLBits题解——Circuits/Combinational Logic
CombinationalLogicBasicGatesWire题目链接moduletop_module(inputin,outputout);assignout=in;endmoduleGND题目链接moduletop_module(outputout);assignout=0;endmoduleNOR题目链接moduletop_module(inputin1,inputin2,outputou
wjh776a68
·
2024-01-15 14:35
#
Verilog入门
Verilog
HDLBits
题解
【
Verilog
】HDLBits题解——Verification: Writing Testbenches
Clock题目链接moduletop_module();regclk;initialbeginclk=0;forever#5clk=~clk;enddutdut_inst(.clk(clk));endmoduleTestbench1题目链接moduletop_module(outputregA,outputregB);////generateinputpatternshereinitialbegi
wjh776a68
·
2024-01-15 14:35
#
Verilog入门
verilog
HDLBits
fpga
「HDLBits题解」Always casez
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Alwayscasez-HDLBits//synthesis
verilog
_input_version
verilog
UESTC_KS
·
2024-01-15 14:03
HDLBits
题解
fpga开发
Verilog
「HDLBits题解」Always nolatches
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Alwaysnolatches-HDLBits//synthesis
verilog
_input_version
verilog
UESTC_KS
·
2024-01-15 14:03
HDLBits
题解
Verilog
「HDLBits题解」Module cseladd
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Modulecseladd-HDLBitsmoduletop_module
UESTC_KS
·
2024-01-15 14:33
HDLBits
题解
fpga开发
Verilog
「HDLBits题解」Always case
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Alwayscase-HDLBits//synthesis
verilog
_input_version
verilog
UESTC_KS
·
2024-01-15 14:33
HDLBits
题解
Verilog
「HDLBits题解」Always case2
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Alwayscase2-HDLBits//synthesis
verilog
_input_version
verilog
UESTC_KS
·
2024-01-15 14:28
HDLBits
题解
fpga开发
Verilog
开源IC设计工具
原文链接:https://www.asic-world.com/
verilog
/tools.htmlSimulators
Verilog
-XL:Thisisthemoststandardsimulatorinthemarket
sunvally
·
2024-01-15 09:16
ic
tools
机器学习周报第28周
目录摘要Abstract一、文献阅读1.题目:2.摘要3.问题描述4.过去方案5.论文方案6.论文模型7.相关代码摘要本周阅读了一篇混沌时间序列预测的论文,论文模型主要使用的是时间
卷积网络
(TemporalConvolutionalNetwork
Ramos_zl
·
2024-01-15 08:49
机器学习
深度学习
人工智能
强化学习DRL--策略学习(Actor-Critic)
一、策略网络在Atari游戏、围棋等应用中,状态是张量(比如图片),那么应该如图7.1所示用
卷积网络
处理输入。
还有你Y
·
2024-01-14 22:03
机器学习
深度学习
强化学习
学习
深度学习
神经网络
自然语言处理学习笔记(通俗白话)
自然语言处理学习笔记1,Transformer2,注意力机制3,
卷积网络
为什么要用多个卷积核进行图像处理?
小威程序员
·
2024-01-14 22:13
自然语言处理
学习
深度学习
Verilog
基础语法合集
模块定义:module模块名(输入,输出) endmodule;信号声明:wire/reg信号名;输入声明:input信号名;输出声明:output信号名;内部寄存器声明:reg信号名;连接声明:assign信号名=表达式;注释://注释内容多行注释:/*注释内容*/位宽指定:[位宽-1:0]信号名;立即赋值:信号名=值;常量定义:parameter常量名=值;时钟信号:always@(posed
伊宇韵
·
2024-01-14 15:34
fpga开发
ZYNQ学习笔记(三)---Xilinx软件工具介绍与FPGA开发流程
由于我之前也没有接触过这类芯片,对FPGA以及
Verilog
HDL语言也只有一些粗浅的了解,我也是摸着石头过河,慢慢来。
Zhou1f_SUDA
·
2024-01-14 15:32
fpga
arm
多维时序 | MATLAB实CNN-BiGRU-Mutilhead-Attention
卷积网络
结合双向门控循环单元网络融合多头注意力机制多变量时间序列预测
✅作者简介:热爱科研的Matlab仿真开发者,修心和技术同步精进,代码获取、论文复现及科研仿真合作可私信。个人主页:Matlab科研工作室个人信条:格物致知。更多Matlab完整代码及仿真定制内容点击智能优化算法神经网络预测雷达通信无线传感器电力系统信号处理图像处理路径规划元胞自动机无人机内容介绍摘要本文提出了一种基于多头注意力机制的卷积神经网络结合门控循环单元(CNN-BiGRU-Mutilhe
机器学习之芯
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2024-01-14 14:22
预测模型
matlab
cnn
网络
【学习】FPGA
verilog
编程使用vscode,资源占用多 卡顿 卡死 内存占用多解决方案
问题描述FPGA
verilog
编程使用vscode,资源占用多卡顿卡死内存占用多解决方案。32G内存,动不动就暂用50%!!
神仙约架
·
2024-01-14 06:06
xilinx
fpga开发
学习
vscode
卡顿
Verilog
语法——2.模块例化、运算符
参考资料【明德扬_
verilog
零基础入门语法HDL仿真快速掌握-手把手教你写FPGA/ASIC代码设计流程中的应用】2模块例化、运算符2.1模块例化2.1.1什么是模块例化例化,即将项目不断拆分成次级功能模块
鸥梨菌Honevid
·
2024-01-13 22:19
FPGA
fpga开发
Verilog
语法——4.
Verilog
工程模板、相应规范再强调
参考资料【明德扬_
verilog
零基础入门语法HDL仿真快速掌握-手把手教你写FPGA/ASIC代码设计流程中的应用】4.
Verilog
工程模板、相应规范4.1
Verilog
工程模板4.1.1设计模块模板
鸥梨菌Honevid
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2024-01-13 22:19
FPGA
fpga开发
Verilog
语法——5.测试文件
参考资料【明德扬_
verilog
零基础入门语法HDL仿真快速掌握-手把手教你写FPGA/ASIC代码设计流程中的应用】5.测试文件5.1认识测试文件(testbench)testbench是一种验证的手段
鸥梨菌Honevid
·
2024-01-13 22:19
FPGA
fpga开发
Verilog
语法——3.模块设计实战
参考资料【明德扬_
verilog
零基础入门语法HDL仿真快速掌握-手把手教你写FPGA/ASIC代码设计流程中的应用】3模块设计实战3.1简单模块设计3.1.1需要实现的简单模块示例3.1.2简单模块实现代码写法一
鸥梨菌Honevid
·
2024-01-13 22:15
FPGA
fpga开发
TSOA-TCN-SelfAttention基于凌日优化时间
卷积网络
融合多头自注意力机制的多特征回归预测程序,还未发表!
适用平台:Matlab2023版及以上凌日优化算法(TransitSearchOptimizationAlgorithm,TSOA)是2022年8月提出的一种新颖的元启发式算法,当一颗行星经过其恒星前方时,会导致恒星的亮度微弱地下降,这被称为凌日现象。该算法基于著名的系外行星探索方法,即凌日搜索(TS)。在凌日算法中,通过研究在一定间隔内从恒星接收到的光,检查亮度的变化,如果观察到接收到的光量减少
预测及优化
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2024-01-13 20:27
网络
回归
数据挖掘
Verilog
和 System
Verilog
的区别
当谈到VLSI设计和数字电路建模时,
verilog
和system
verilog
是两种常用的硬件描述语言。这些HDL在VLSI设计中用于描述电子电路的行为和结构。
疯狂的泰码君
·
2024-01-13 14:44
FPGA
Verilog
Verilog
FPGA高端项目:纯
verilog
的 25G-UDP 高速协议栈,提供工程源码和技术支持
目录1、前言免责声明2、相关方案推荐我这里已有的以太网方案本协议栈的1G-UDP版本本协议栈的10G-UDP版本1G千兆网TCP-->服务器方案1G千兆网TCP-->客户端方案10G万兆网TCP-->服务器+客户端方案3、该UDP协议栈性能4、详细设计方案设计架构框图网络调试助手GT资源使用GTY--10GBASE-R*协议使用1G/2.5GEthernetPCS/PMAorSGMII使用25G-
9527华安
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2024-01-13 11:55
FPGA
GT
高速接口
菜鸟FPGA以太网专题
fpga开发
5G
udp
verilog
网络通信
学习笔记--神经网络与深度学习之卷积神经网络
目录1.卷积1.1一维卷积1.2卷积的作用1.3卷积扩展1.4二维卷积1.5互相关2.卷积神经网络2.1用卷积代替全连接2.2卷积层2.3汇聚层(池化层)2.4
卷积网络
结构3.其它卷积种类3.1空洞卷积
qssssss79
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2024-01-13 10:20
深度学习
神经网络
深度学习
学习
「HDLBits题解」Always if
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Alwaysif-HDLBits//synthesis
verilog
_input_version
verilog
UESTC_KS
·
2024-01-13 10:01
HDLBits
题解
fpga开发
Verilog
「HDLBits题解」Alwaysblock1
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Alwaysblock1-HDLBits/synthesis
verilog
_input_version
verilog
UESTC_KS
·
2024-01-13 10:31
HDLBits
题解
fpga开发
Verilog
「HDLBits题解」Module addsub
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Moduleaddsub-HDLBitsmoduletop_module
UESTC_KS
·
2024-01-13 10:30
HDLBits
题解
fpga开发
Verilog
「HDLBits题解」Alwaysblock2
本专栏的目的是分享可以通过HDLBits仿真的
Verilog
代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Alwaysblock2-HDLBits//synthesis
verilog
_input_version
verilog
UESTC_KS
·
2024-01-13 10:56
HDLBits
题解
fpga开发
Verilog
vcs -xprop的理解
一、vcs-xprop简介https://www.synopsys.com/zh-cn/verification/simulation/vcs-xprop.html
Verilog
和VHDL常用于数字设计建模
Num One
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2024-01-13 09:10
EDA
[Synopsys][vcs工具] vcs_xprop 学习
参考原始数据来源synopsys官方地址一.VCSXprop1.目的:提高X相关仿真和调试的效率
Verilog
和VHDL常用于数字设计建模。设计人员使用RTL构造描述硬件行为。
那么菜
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2024-01-13 09:36
VCS
杂记
fpga开发
xprop仿真选项对RTL X态传播的影响
对于这个选项,synopsys给出的解释是:“
Verilog
和VHDL常用于数字设计建模。设计人员使用RTL构造描述硬件行为。然而,某些RTL仿真语义不足以准确地为硬件行为建模。
尼德兰的喵
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2024-01-13 09:05
芯片前端设计
EDA工具使用笔记
芯片前端验证
verilog
verilog
不定态(X态)传播
verilog
语法中ifelse和case语句是不能传递x态的。
geter_CS
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2024-01-13 09:05
设计
验证
verilog
[vcs] x-propagation flow
背景
Verilog
提供了四种状态来模拟实际电路的电平状态,1,0,x,z在整个设计流程,包含了Simulation,综合,LEC等不同阶段对X态的解释不尽相同。
江左嘻哈说
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2024-01-13 09:34
vcs使用技巧
vcs
自助点餐机
Verilog
代码远程云端平台Quartus
名称:自助点餐机
Verilog
代码远程云端平台Quartus软件:Quartus语言:
Verilog
代码功能:自助点餐机设计,商品分为7、9、14元三种套餐,并且只接受5、10元两种面值的纸币:可以一次点多份
FPGA代码库
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2024-01-13 04:28
fpga开发
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