数字逻辑

【Verilog】期末复习——设计有32个16位存储器的ROM

系列文章数值（整数，实数，字符串）与数据类型（wire、reg、mem、parameter）运算符数据流建模行为级建模结构化建模组合电路的设计和时序电路的设计有限状态机的定义和分类期末复习——数字逻辑电路分为哪两类
不怕娜·2024-01-10 08:13

【Verilog】期末复习——设计11011序列检测器电路

系列文章数值（整数，实数，字符串）与数据类型（wire、reg、mem、parameter）运算符数据流建模行为级建模结构化建模组合电路的设计和时序电路的设计有限状态机的定义和分类期末复习——数字逻辑电路分为哪两类
不怕娜·2024-01-10 08:42

【Verilog】期末复习——举重比赛有三名裁判，当运动员将杠铃举起后，须有两名或两名以上裁判认可，方可判定试举成功，若用A、B、C分别代表三名裁判的意见输入，同意为1，否定为0；F为裁判结果输出，试

系列文章数值（整数，实数，字符串）与数据类型（wire、reg、mem、parameter）运算符数据流建模行为级建模结构化建模组合电路的设计和时序电路的设计有限状态机的定义和分类期末复习——数字逻辑电路分为哪两类
不怕娜·2024-01-08 22:22

【Verilog】期末复习——解释下列名词（FPGA、ASIC、IP、RTL、EDA、HDL、FSM）

系列文章数值（整数，实数，字符串）与数据类型（wire、reg、mem、parameter）运算符数据流建模行为级建模结构化建模组合电路的设计和时序电路的设计有限状态机的定义和分类期末复习——数字逻辑电路分为哪两类
不怕娜·2024-01-08 22:52

【Verilog】期末复习——设计带进位输入和输出的8位全加器，包括测试模块

系列文章数值（整数，实数，字符串）与数据类型（wire、reg、mem、parameter）运算符数据流建模行为级建模结构化建模组合电路的设计和时序电路的设计有限状态机的定义和分类期末复习——数字逻辑电路分为哪两类
不怕娜·2024-01-08 22:52

【Verilog】期末复习——数字逻辑电路分为哪两类？它们各自的特点是什么？

系列文章数值（整数，实数，字符串）与数据类型（wire、reg、mem、parameter）运算符数据流建模行为级建模结构化建模组合电路的设计和时序电路的设计有限状态机的定义和分类系列文章数字逻辑电路分为哪两类
不怕娜·2024-01-08 22:22

【Verilog】期末复习——VerilogHDL描述数字逻辑电路的建模方式有哪三种？它们的特点是？

系列文章数值（整数，实数，字符串）与数据类型（wire、reg、mem、parameter）运算符数据流建模行为级建模结构化建模组合电路的设计和时序电路的设计有限状态机的定义和分类期末复习——数字逻辑电路分为哪两类
不怕娜·2024-01-08 22:22

【Verilog】行为级建模

、mem、parameter）运算符数据流建模系列文章定义过程语句initial过程语句always过程语句过程语句使用中的注意事项过程赋值语句连续赋值语句条件分支语句循环语句定义行为描述常常用于复杂数字逻辑系统的顶层设计中
不怕娜·2024-01-08 22:52

【Verilog】结构化建模

实数，字符串）与数据类型（wire、reg、mem、parameter）运算符数据流建模行为级建模系列文章定义定义结构描述方式就是将硬件电路描述成一个分级子模块系统，通过逐层调用这些子模块构成功能复杂的数字逻辑电路和系统的一种描述方式
不怕娜·2024-01-08 22:52

【Verilog】期末复习——简要说明仿真时阻塞赋值和非阻塞赋值的区别。always语句和initial语句的关键区别是什么？能否相互嵌套？

系列文章数值（整数，实数，字符串）与数据类型（wire、reg、mem、parameter）运算符数据流建模行为级建模结构化建模组合电路的设计和时序电路的设计有限状态机的定义和分类期末复习——数字逻辑电路分为哪两类
不怕娜·2024-01-08 22:48

【学习笔记】1、数字逻辑概论

数字信号的表达方式：二值数字逻辑和逻辑电平描述的数字波形。（1）数字波形的两种类型数值信号又称为“二值信号”。数字波形又称为“二值位形图”。什么是一拍一定的时间间隔T，称为1bit，或者1拍。
Kshine2017·2024-01-06 18:29

大一，如何成为一名fpga工程师?

3、掌握FPGA设计流程/原理（推荐教材：FPGA权威指南、AlteraFPGA/CPLD设计、IP核芯志-数字逻辑设计思想、静态时序分析、嵌入式逻辑分析仪等），4、常用的协议（ARP协议、udp协议、
宸极FPGA_IC·2024-01-06 11:18

从 IP 开始，学习数字逻辑：DataMover 进阶篇

在前一篇基础篇的文章中，我们对DataMover这一IP有了基础的认识，本文我们将会进一步了解TA。所以还是你我们前文中讨论过，一般意义上的DMA由CPU控制，在Xilinx嵌入式系统中，CPU通过AXI-Lite总线控制DMA的初始化，发送以及接收数据。但其实CPU控制的DMA也是由DataMover组成的。所以还是你，DataMover。来自xilinxpg021比如上图中AXI接口的DMA中
neufeifatonju·2024-01-04 19:14

两个74LS160芯片并联构成一个100基数计数器Multisim仿真设计

一、74LS160简介：74LS160是常用的数字逻辑IC，为十进制计数器，具有计数、置数、禁止清零等功能。74LS160内部是由D触发器和逻辑门电路构成的。
colin工作室·2024-01-04 16:05

数字IC入门基础（汇总篇）

文章目录数字IC设计流程FPGA设计流程组合与时序综合速度优化与面积优化同步通信（有没有同步时钟）与异步通信跨时钟域的主要问题芯片工艺节点的含义哈佛结构与冯诺依曼结构数字逻辑定理跨时钟域分析数字IC设计流程集成电路
IC学习者·2024-01-03 23:04

2023年终总结

2.22，数字逻辑第一次课后作业，第一次接触logisim。3.3
WuShF.top·2024-01-03 08:45

[课程总结]数学电路逻辑设计实验总结

课程实验网页：课程概况-数字逻辑设计（2023秋季）哈工大（深圳）(gitee.io)各个元器件的实现3-8译码器moduledecoder_38(inputwire[2:0]en,inputwire[
Waldeinsamkeit41·2024-01-02 01:03

【上海大学数字逻辑实验报告】六、时序电路

一、实验目的掌握同步二进制计数器和移位寄存器的原理。学会用分立元件构成2位同步二进制加计数器。学会在QuartusII上设计单向移位寄存器。学会在QuartusII上设计环形计数器。二、实验原理同步计数器是指计数器中的各触发器的时钟脉冲输入端连接在一起，接到输入的计数脉冲的CP端，所以各触发器在同一时钟脉冲的作用下，其翻转是同步进行的。下面是一个用JK触发器构造的4位同步二进制加计数器：由图可知：
HackerKevn·2024-01-01 23:03

【上海大学数字逻辑实验报告】五、记忆元件测试

一、实验目的掌握R-S触发器、D触发器和JK触发器的工作原理及其相互转换。学会用74LS00芯片构成钟控RS触发器。学会用74LS112实现D触发器学会在QuartusII上用D触发器实现JK触发器。二、实验原理基本R-S触发器是直接复位-置位的触发器，它是构成各种功能的触发器的基本组成部分。基本R-S触发器可由交叉耦合的两个“与非”门组成，如图所示：其逻辑符号和真值表如下图所示：其特性方程如下所
HackerKevn·2024-01-01 23:02

数字逻辑与计算机设计实验 FPGA数字钟(Verilog)

改自wolai笔记FPGA数字钟(Verilog)项目源代码已上传至github：houhuawei23/DDCA_2022目录实验9FPGA数字钟实验分析：实现思路：硬件支持：硬件描述语言代码编写：1顶层模块2时钟分频，(正/倒)计时器模块3输入处理模块in_out.v524小时时钟，计时，秒表模块6闹钟7时间设置实验9FPGA数字钟请使用SystemVerilog/Verilog实现一个数字钟
华仔142·2024-01-01 23:52

基于Basys3设计的FPGA多功能电子琴

基于Basys3设计的多功能电子琴——复旦大学《数字逻辑基础(H)》2022年秋设计报告文章目录基于Basys3设计的多功能电子琴——复旦大学《数字逻辑基础(H)》2022年秋设计报告一，项目简介1.1
冯之烨·2024-01-01 23:51

数字逻辑电路（前三章简介）

数字逻辑电路（前三章简介）第一章数字逻辑基础1.码制BCD码格雷码ASCll码奇偶校验码2.逻辑运算与，或，非，与非，或非，与或非，异或，同或。
为暗香来·2023-12-30 10:52

数字逻辑实验之BCD码转余三码

【实验要求】：利用“与门”、“或门”、“非门”设计并实现BCD码转余三码的电路。【实验目的】掌握组合逻辑电路的设计方法；熟悉Vivado2014集成开发环境和Verilog编程语言；掌握BCD码转余三码电路的设计与实现。【实验环境】FPGA虚拟仿真平台。Vivado2014集成开发环境。Verilog编程语言。【实验原理】包括：功能描述，真值表，逻辑方程，电路图，Verilog代码实现（硬件映射代
飞扬2024·2023-12-27 23:44

数字逻辑实验之利用D触发器，设计并实现三位扭环计数器

【实验要求】：采用Moore（摩尔型）电路，利用D触发器，设计并实现三位扭环计数器并用Verilog编程语言写出其代码。【实验目的】掌握时序逻辑电路的设计方法；熟悉Vivado2014集成开发环境和；实现如下图所示的三位扭环计数器。【实验环境】FPGA虚拟仿真平台。Vivado2014集成开发环境。Verilog编程语言。【实验原理】包括：功能描述，真值表，逻辑方程，电路图，Verilog代码实现
飞扬2024·2023-12-27 23:13

数字逻辑实验之一位全加器的设计与实现

1.【实验要求】：利用“与门”、“或门”、“非门”设计并实现1位半加器电路。2.【实验目的】掌握组合逻辑电路的设计方法；熟悉Vivado2014集成开发环境和Verilog编程语言，掌握1位半加器电路的设计与实现。3.真值表：输入输出XYZCS00000001010100101110输入输出XYZCS100011011011010111114.逻辑方程：5.电路图6.代码实现：modulehalf
飞扬2024·2023-12-27 23:13

【期末划重点】电路与电子技术基础

章电阻电路的一般分析方法第3章电路分析的几个定理第4章动态电路的分析方法第5章正弦稳态电路分析二、模拟电子技术基础第6章半导体器件的基本特征第7章晶体管基本放大电路第8章负反馈放大电路第9章集成运算放大器基础三、数字逻辑电路基础第
蘼子·2023-12-24 07:32

数字逻辑触发器学习

1触发器1.1概念能够存储１位二值信号的基本单元电路,是时序逻辑电路的基本单元。1.2电路构成由门电路和反馈线构成。1.3特点（1）有两个稳定的状态：1和0。（2）在触发信号的作用下，根据不同的输入信号可以置成1或0状态。2.1触发器的现态和次态现态：Ｑ当前状态，也记为Qn次态：Ｑ*新状态，也记为Qn+13触发器种类2触发器的电路结构与动作特点2.1与非门组成的SR锁存器电路结构特征表如下：2.2
小i青蛙·2023-12-22 22:06

数字逻辑 | 查漏补缺（2）

波形不会功能：不会如何用JK触发器来代替D触发器关键是：写出次态真值表->然后写出D2，D1的值，最后根据D触发器的次态方程写出次态，由现态和次态写出J，K表达式的值二进制并行加法器（74283）四位二进制求补电路
巧克力味的桃子·2023-12-22 06:28

【上海大学数字逻辑实验报告】七、中规模元件及综合设计

一、实验目的掌握中规模时序元件的测试。学会在QuartusII上设计序列发生器。二、实验原理74LS161是四位可预置数二进制加计数器，采用16引脚双列直插式封装的中规模集成电路，其外形如下图所示：其各引脚功能为：异步复位输入端：RD计数使能输入端：ET、EP时钟输入端：CP进位输出端：RCO电源输入端：VCC接地端：GND预置端：LD预置数据输入端：A、B、C、D计数值输出端：QA、QB、QC、
HackerKevn·2023-12-21 08:42

数字逻辑电路—第六章 时序逻辑电路

目录时序逻辑概述2、时序逻辑电路的组成3、时序电路的分类时序逻辑电路分析1、时序逻辑电路分析步骤寄存器、移位寄存器1、数码寄存器2、移位寄存器移位寄存器的应用同步计数器1、同步二进制计数器2、二进制同步加/减计数器3、二—十进制计数器4、集成同步计数器（1）CT54161/CT74161（CT54160/CT74160）【重点】（2）十二位二进制加法计数器（74LS161）【重要】异步触发器1、4
yekh_sys·2023-12-18 13:58

嵌入式中的门电路详讲

NOT门电路NOT（非门）是数字逻辑电路中的一种基本逻辑门，也称为反相器。它执行的是逻辑非操作，即将输入信号取反。NOT门具有一个输入和一个输出。
除不掉的灰色·2023-12-18 10:17

2022.09 复盘，10计划

月复盘程度月任务周任务天任务完成情况MustHuEn：2500词汇50-8/1.5=28周：28/4=7天：/7=1❌Must西交大：数据结构129/5=25.8周：25.8/4=6.5天：/7=1❌Must西交大：数字逻辑电路
狼牙雪豹·2023-12-06 06:30

计算机组成与设计:硬件/软件接口，第四章详细梳理，附思维导图

文章目录CH4处理器章节导图一、单周期数据通路数字逻辑基础MIPS核心子集指令周期数据通路概图数据通路部件：取指令周期IF数据通路部件：译码与读寄存器周期ID数据通路部件：运算周期EX数据通路部件：访存与分支周期
EQUINOX1·2023-12-06 03:08

【上海大学数字逻辑实验报告】四、组合电路（三）

一、实验目的掌握多路选择器74LS151的原理。掌握译码器74LS138的原理。学会在QuartusII上使用多路选择74LS151设计电路。学会在QuartusII上使用译码器74LS138设计电路。二、实验原理多路选择器又称数据选择器或多路开关，它是一种多路输入单路输出的组合逻辑电路，其逻辑功能是从多个输入中选出一个，并把它的信息传送到输出。输出对输入的选择受选择控制变量的控制。对于一个有2n
HackerKevn·2023-12-05 21:12

【上海大学数字逻辑实验报告】一、基本门电路

一、实验目的熟悉TTL中、小规模集成电路的外形、管脚和使用方法；了解和掌握基本逻辑门电路的输入与输出之间的逻辑关系及使用规则。二、实验原理实现基本逻辑运算和常用逻辑运算的单元电路称为逻辑门电路。门电路通常用高电平VH表示逻辑值“1”，低电平VL表示逻辑值“0”。TTL门电路高电平的典型值为VH=5V~3.6V，低电平的典型值为VL=0.4V。TTL与非门的输入输出电压关系：输入输出ABY0V0V0
HackerKevn·2023-12-05 21:42

【上海大学数字逻辑实验报告】二、组合电路（一）

二、实验原理异或门是数字逻辑中实现逻辑异或的逻辑门，其功能是若两个输入的电平相异，则输出高电平；若输入的两个电平相同，则输出为低电平。
HackerKevn·2023-12-05 21:42

【上海大学数字逻辑实验报告】三、组合电路（二）

一、实验目的掌握8421码到余3码的转换。掌握2421码到格雷码的转换。进一步熟悉组合电路的分析和设计方法。学会使用QuartusII设计8421码到余3码的转换电路逻辑图。学会使用QuartusII设计2421码到格雷码的转换电路逻辑图。二、实验原理8421码是最常用的BCD码，在这种编码方式中，每一位二进制代码的“1”都代表一个固定数值。将每位“1”所代表的二进制数加起来就可以得到它所代表的十
HackerKevn·2023-12-05 21:42

超大规模集成电路设计----基本概念（二）

绝大部分资料来自----数字集成电路——电路、系统与设计(第二版)及中国科学院段成华教授PPT超大规模集成电路设计----基本概念（二）简短的历史回顾(ABriefHistoricalPerspective)第一个数字逻辑门和
MinJohnson·2023-12-05 12:48

数字逻辑电路基础-组合逻辑电路之加法器

文章目录一、加法器二、verilog源码三、综合及仿真结果一、加法器本文介绍数字逻辑电路中常用的基础组合逻辑电路加法器。它是处理器内部ALU算术逻辑单元的基础构件。
zuoph·2023-12-04 02:25

数字逻辑电路基础-组合逻辑电路之4位加减法器

文章目录一、4位加减法器二、verilog源码三、综合及仿真结果一、4位加减法器本文在上一篇加法器的基础上，更进一步介绍如何实现4位加减法器。在计算机中如何表示负数呢？通常使用补码方式进行表示，比如-7，它的4位二进制补码为1001，如何得到呢？将7的4位二进制0111，先取反，再加1就可以得到-7的二进制补码1001。1011与0111两者互为补码。先看一下4位二进制加法器，在1位二进制加法器基
zuoph·2023-12-04 02:18

数字逻辑实验——有限状态机应用

一实验目的掌握有限状态机的思想掌握有限状态机的数字电路实现方法利用有限状态机解决实际应用问题二实验环境本实验采用Logisim电路仿真平台。三实验记录从键盘的输出中检测特定字符串原理图系统的输入变量输出“J，M，U”和“其他无关变量”，将‘J’编码为01、‘M’编码为10、‘U’编码为11、其它字符编码为00。共四个变量。系统的状态个数其它字符编码“00”代表状态“S0”,字符‘J’编码“01”代
jmu-pfm·2023-12-03 10:44

数字逻辑——时序电路设计（下）

一、实验目的掌握时钟的使用方法掌握锁存器和触发器的原理掌握计数器模块的设计方法掌握移位寄存器的设计方法掌握存储器阵列的设计方法了解点阵屏在数字电路中的应用理解时序电路设计在应用场景中的作用二、实验环境本实验采用Logisim电路仿真平台。在使用Logisim设计本实验基础题要求的数字电路的时候，允许使用和不允许使用的器件如下：允许使用Logisim提供的运算器（如封装好的加法器和复用器）、带译码器
jmu-pfm·2023-12-03 10:44

数字逻辑概论

【数电笔记】01数字逻辑概论1.1数字信号与数字电路1.2数制1.3数制转换1.4二进制代码1.5二值逻辑变量与基本逻辑运算1.6逻辑函数及其表示方法1.1数字信号与数字电路1、电子电路中信号可分为数字信号和模拟信号模拟信号
二马路·2023-12-02 19:19

数字逻辑与模拟电子技术-部分知识点（3）——数电部分-基本逻辑运算、复合逻辑运算

目录基本逻辑运算与逻辑运算或逻辑运算非逻辑运算复合逻辑运算与非逻辑或非逻辑与或非逻辑异或逻辑同或逻辑基本逻辑运算逻辑代数中只有三种基本逻辑运算,即“与”、“或”、“非”。与逻辑运算定义：只有决定一事件的全部条件都具备时，这件事才成立；如果有一个或一个以上条件不具备，则这件事就不成立。这样的因果关系称为“与”逻辑关系。数字电路中的与逻辑运算若将开关断开和灯的熄灭状态用逻辑量“0”表示;将开关合上和灯
qiyi.sky·2023-12-02 19:16

你笑所以我也笑

未来，我想要我的孩子做自己爱做之事，且始终爱笑未来，我想要我的孩子无论遇到怎样的境遇都能以安然当下，为所当为；以前我是坚定的早教主义者，对孩子的教育我从不会放弃任何的机会，绘本、英文、唐诗、数字逻辑等等
檹镶_0135·2023-12-02 08:17

FPGA芯片厂商

FPGA芯片厂商1）引言给FPGA一个支点，它可以撬动整个数字逻辑。
宁静致远future·2023-12-01 13:34

11.22数电第四次报告

《数字逻辑》实验报告姓名贾轲年级22学号20220669专业、班级计算机科学与技术计卓01实验名称实验十五摩尔状态机序列检测器&实验十六米利状态机序列检测器实验时间2023.11.23实验地点DS1410
CQU_JIAKE·2023-11-29 13:15

Verilog基本语法概述

一、概述Verilog是一种用于数字逻辑电路设计的硬件描述语言，可以用来进行数字电路的仿真验证、时序分析、逻辑综合。
Zeal.Zhang·2023-11-28 07:36

数字电路的基础知识

由于它具有逻辑运算和逻辑处理功能，所以又称为数字逻辑电路。现代的数字电路由半导体工艺制成的数字集成器件构造而成。逻辑门是数字电路的基本单元电路，就如同在模拟电路中基本放大电路是模拟电路的基本单元电路。
天天阅读·2023-11-27 02:04

北京革新创展科技有限公司-BICE-EDA数字逻辑电路设计实验（实验1.1 半加器）

实验1.1半加器一、实验准备该实验需要用到北京革新创展科技有限公司B-ICE-EDA/SOPC实验箱主板上LED指示灯，SW1-SW8组开关。请把控制拨码开关模块LCD_ALONE_CTRL_SW中开关VLPO拨置于下为低电平，可以使用LED1～LED8；SW1-SW8已经固定连接到实验平台中的FPGA_CON1和FPGA_CON2处，不需要用户设置。请把控制拨码开关模块CTRL_SW中开关SEL
北京革新创展科技有限公司·2023-11-26 18:43
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