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数字逻辑
数电模电知识总结
本文章目录结构出自于《电子技术基础-数电&模电_哔哩哔哩_bilibili》模电01PN结02二极管、稳压管03三极管/晶体管04基本放大电路05集成运放数电01
数字逻辑
基础02门电路03组合逻辑电路04
路溪非溪
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2023-11-21 22:57
p2p
linq
gnu
bdd java_二元判断图BDD及其JAVA实现的应用与研究
一般而言,我们通常采用布尔函数表达式或真值表来描述
数字逻辑
函数。布尔函数是一种可以精确地描述
数字逻辑
函数的方法。但随着大规模和超大规模集成电路的
喂书长大的孩子
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2023-11-20 00:24
bdd
java
c++计算书费
1:描述下面是一个图书的单价表:计算概论28.9元/本数据结构与算法32.7元/本
数字逻辑
45.6元/本C++程序设计教程78元/本人工智能35元/本计算机体系结构86.2元/本编译原理27.8元/本操作系统
豆沙沙包?
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2023-11-19 21:32
c++
程序设计
计算书费c++(结构体版)
1:计算书费总时间限制:1000ms内存限制:65536kB描述下面是一个图书的单价表:计算概论28.9元/本数据结构与算法32.7元/本
数字逻辑
45.6元/本C++程序设计教程78元/本人工智能35元
weixin_45891756
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2023-11-19 21:31
c++
3296:【例50.2】 计算书费《信息学奥赛一本通编程启蒙(C++版)》
3296:【例50.2】计算书费《信息学奥赛一本通编程启蒙(C++版)》【题目描述】下面是一个图书的单价表:1、计算概论28.9元/本2、数据结构与算法32.7元/本3、
数字逻辑
45.6元/本4、C++
阿斯顿叫才能
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2023-11-19 21:21
c++
开发语言
【VCS】(1)VCS仿真基础
Compilation常用编译选项Simulation常用执行选项库的调用仿真示例一仿真示例二实验中遇到的一个问题编译过程中生成的文件保存日志编译后立即仿真指定生成的仿真文件名称宏相关的编译选项VSC用途:
数字逻辑
仿真主要是用于前端
Tranquil_ovo
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2023-11-15 20:55
#
VCS
VCS
【芯片设计- RTL
数字逻辑
设计入门 5 -- 芯片产业 - 常见流程和术语】
文章目录芯片产业-常见流程和术语角色晶圆晶圆等级工艺和阶段流片的过程和成本三大EDA厂商主流IP供应商IC专业术语盘点(A—G)Flip-Flop是什么?Flip-Flop与D触发器芯片产业-常见流程和术语角色Foundry:在集成电路领域是指专门负责生产、制造芯片的厂家。主要有TSMC(台积电)、格罗方德、联华电子、中芯国际等企业。Fabless:是Fabrication(制造)和less(无、
CodingCos
·
2023-11-15 13:33
芯片设计
RTL
数字逻辑设计扫盲
芯片常见术语
北京革新创展科技有限公司-BICE-EDA
数字逻辑
电路设计实验(实验1.6 多路数据选择器)
实验1.6多路数据选择器一、实验准备该实验需要用到北京革新创展科技有限公司B-ICE-EDA/SOPC实验箱主板上的LED指示灯,SW1-SW8,SW9-SW16组开关。请把控制拨码开关LCD_ALONE_CTRL_SW中开关VLPO拨置于下为低电平,可以使用LED1~LED8;SW1-SW8已经固定连接到实验平台中的FPGA_CON1和FPGA_CON2处,不需要用户设置;请把控制拨码开关CTR
北京革新创展科技有限公司
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2023-11-12 00:09
FPGA资源
#
B-ICE实验教程资源
fpga开发
嵌入式硬件
mcu
硬件工程
linux
北京革新创展科技有限公司-BICE-EDA
数字逻辑
电路设计实验(实验1.5 多路数据比较器)
实验1.5多路数据比较器一、实验准备该实验需要用到北京革新创展科技有限公司B-ICE-EDA/SOPC实验箱主板上的LED指示灯,SW1-SW8,SW9-SW16组开关。请把控制拨码开关LCD_ALONE_CTRL_SW中开关VLPO拨置于下为低电平,可以使用LED1~LED8;SW1-SW8已经固定连接到实验平台中的FPGA_CON1和FPGA_CON2处,不需要用户设置;请把控制拨码开关CTR
北京革新创展科技有限公司
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2023-11-12 00:39
FPGA资源
#
B-ICE实验教程资源
fpga开发
人工智能
嵌入式硬件
linux
测试工具
基于Verilog设计的复位电路设计
相信大家在学习FPGA或者ASIC的时候都有如下的疑问:1、
数字逻辑
为什么需要复位?2、FPGA板上面没有复位按键怎么办?3、复位只有通过按键复位一个控制方式吗?4、同步复位好还是
暴龙战士~
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2023-11-10 13:04
fpga开发
合肥工业大学
数字逻辑
实验三
**
数字逻辑
实验报告**✅作者简介:CSDN内容合伙人、信息安全专业在校大学生系列专栏:hfut实验课设新人博主:欢迎点赞收藏关注,会回访!舞台再大,你不上台,永远是个观众。
就你叫Martin?
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2023-11-08 11:04
课设
计算机网络
吃透Chisel语言.05.Chisel基础(二)——组合电路与运算符
Chisel基础(二)——组合电路与运算符组合逻辑电路从数学的角度来讲,就是用布尔代数的操作符来描述的
数字逻辑
电路,也就是一系列布尔代数运算符的组合。
计算机体系结构-3rr0r
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2023-11-06 00:25
吃透Chisel语言!!!
risc-v
fpga开发
Chisel
计算机体系结构
CPU设计实现
【芯片设计- RTL
数字逻辑
设计入门 2 - vcs 及 verdi 使用介绍】
文章目录1.1VCS编译环境1.1.1ComplieDesign1.1.2simv仿真1.2VCS波形生成及查看1.2.1verdi命令介绍1.2.2verdi波形查看上篇文章:芯片设计-RTL
数字逻辑
设计入门
CodingCos
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2023-11-04 20:23
芯片设计
RTL
数字逻辑设计扫盲
fpga开发
verdi
DUMP_FSDB
vcs
fsdb
fsdbDumpvars
在VSCode中配置Verilog仿真环境(详细示例)
引言最近刚接触
数字逻辑
这门课,需要用到Verilog并配套Vivado编程,但是本人觉得Vivado内的操作较为繁琐,并且课上对Verilog涉及不多,容易导致新手在实际编写时遇到各种问题。
啥也不ⅠⅪ
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2023-11-01 05:22
vscode
ide
编辑器
fpga开发
STM32-RTC实时时钟详解
RTCRTC的本质很简单,就是一个时钟经过精确分频最后得到的一个1Hz的时钟,也可以说是计数器,其他大部分功能都是基于这个计数器设计的
数字逻辑
。
一个人的嵌入式~
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2023-10-31 18:02
单片机外设
STM32
单片机
实时音视频
stm32
感恩日记24 2019-4-30
3.感谢松松给分享我
数字逻辑
虚拟实验
Linda_念
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2023-10-31 07:20
数字逻辑
练习题(十)设计三人表决电路
一、题目描述设计一个三人表决电路,将A,B,C分别看作是三个人对某一提案的表决,“1”表示赞成,“0”表示反对;将F看作是对该提案的表决结果,“1”表示通过,“0”表示不通过。只要有两个或两个以上的输入变量为1,则输出F=1,否则F=0。要求采用下面图中所示的八选一数据选择器实现该电路,应有设计的具体步骤,绘制电路清晰。二、题目解答正确答案:真值表:X0=X1=X2=X4=0,X3=X5=X6=X
作业写不完的卑微小cookie
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2023-10-28 19:08
数字逻辑
数字逻辑
设计三人表决电路
数据选择器
数字电路与逻辑设计——组合逻辑应用技巧篇
数字逻辑
电路的基本结构:触发器之间夹着组合逻辑。(抽象)注:触发器泛指的是时序单元。
蓝湖江船客
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2023-10-28 19:01
FPGA
FPGA
数字电路设计
组合逻辑电路
应用
设计
嵌入式硬件(三)
数字逻辑
电路
嵌入式硬件(三)
数字逻辑
电路一、组合逻辑电路1.非门2.与门3.与非门4.或门5.或非门6.异或门7.三态门二、时序逻辑电路1.触发器(flip-flop)(1)RS触发器(2)D触发器2.锁存器(latch
轻点玩家
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2023-10-22 09:41
嵌入式硬件设计
嵌入式
硬件
利用FPGA和CPLD
数字逻辑
实现模数转换器
除了这些数字功能之外,FPGA和CPLD还可以使用LVDS输入,简单的电阻电容器(RC)电路和某些FPGA或CPLD
数字逻辑
元件来实现常见的模拟功能,以创建模数转换器(ADC)。
非著名程序员阿强
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2023-10-17 11:36
fpga开发
5星好书———电子技术基础数字部分(第6版)
下载链接➤第1章
数字逻辑
概念➤第2章逻辑代数与硬件描述语言基础➤第3章逻辑门电路➤第4章组合逻辑电路➤第5章锁存器和触发器➤第6章时序逻辑电路➤第7章半导体存储器➤第8章CPLD和FPGA➤第9章脉冲波形的变换与产生
cooldog123pp
·
2023-10-15 19:48
其他杂项
数字信号处理
芯片学习记录AM26LS31INSR
在许多情况下,
数字逻辑
器件的功能或
善 .
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2023-10-14 21:17
学习
HDLBits:在线学习 Verilog (二十八 · Problem 135-139)
本系列内容来自于知乎专栏,链接如下:https://zhuanlan.zhihu.com/c_1131528588117385216本系列文章将和读者一起巡礼
数字逻辑
在线学习网站HDLBits的教程与习题
数字积木
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2023-10-14 20:29
java
编程语言
单片机
fpga
物联网
2020-11-11 周三 天气晴 关于负能量
千宝现在每天和我一起,边听音乐边做一个手工,玩一会串珠或是拼图,昨天新入的她的全脑书到了,玩了一页,我感觉可以把
数字逻辑
,让外公带着她玩。画画涂涂的我带着她玩。今天早上接到一个家长对
慢生活慢慢体味
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2023-10-14 05:20
Quartus-II实现D触发器的三种方式
触发器及仿真四、在Quartus-II中用Verilog语言写一个D触发器及仿真五、参考一、认识D触发器D触发器是一个具有记忆功能的,具有两个稳定状态的信息存储器件,是构成多种时序电路的基本逻辑单元,也是
数字逻辑
电路中的一种重要的单元电路
lovely@
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2023-10-13 22:33
嵌入式系统应用开发
FPGA
HDLBits:在线学习 Verilog (二十六 · 127-130)
本系列内容来自于知乎专栏,链接如下:https://zhuanlan.zhihu.com/c_1131528588117385216本系列文章将和读者一起巡礼
数字逻辑
在线学习网站HDLBits的教程与习题
数字积木
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2023-10-13 01:20
状态机
人工智能
编程语言
xhtml
ai
CPLD个人学习笔记
cpld定义CPLD是在PLD器件基础上发展起来的
数字逻辑
器件,PLD是指Programmablelogicdevice,即可编程逻辑器件,CPLD是complexprogrammablelogicdevice
狂奔的乌龟
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2023-10-12 18:14
其它
fpga开发
CPLD
FPGA
【芯片设计- RTL
数字逻辑
设计入门 5 -- RTL 全加器实现及验证】
文章目录1.11.1.1DUTCode1.1.2Testbench1.1.3自动化编译:Makefile1.1.4Debug方法1.2逻辑综合工具-DesignCompile1.2.1逻辑综合流程1.2.2逻辑综合方法1.11.1.1DUTCode以实现一个全加器为例子,功能真值表验证功能完整性穷举法代码覆盖率lab01编译仿真产看波形//-----------------------------
CodingCos
·
2023-10-10 07:32
芯片设计
RTL
数字逻辑设计扫盲
fpga开发
RTL
语法
RTL
全加器
计算机组成与体系结构——计算机系统概述、数据表示方法
课程需要汇编语言、
数字逻辑
相关知识。需要我们构造观+系统观+工程关的而学习视角和学习方法。
Coaa.
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2023-10-08 18:40
计算机组成与体系结构
【芯片设计- RTL
数字逻辑
设计入门 4 - 第一个 RTL Bug 分析之路 】
文章目录1.1Veloce验证1.1.1问题背景1.1.2问题分析1.1.3调试小技巧1.1Veloce验证本文是基于veloce验证平台进行的,关于veloce的介绍如下:传统的验证技术中,主要采用两种手段。一种是基于EDA工具(Simulator)的仿真验证。这种验证方式是基于软件平台的,优点是使用方便,便于问题定位和调试。但是当被验证的设计的规模变得很大,到达上百万门甚至上千万门的时候,仿真
CodingCos
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2023-10-07 19:53
芯片设计
RTL
数字逻辑设计扫盲
fpga开发
veloce
验证
soc-600
etf
为什么要用PLL时钟芯片替换传统晶体和振荡器?
一般情况下需要用到“时钟信号”,用来同步各种组件的操作体系对应的
数字逻辑
,调节数字状态机的顺序。时钟信号的目的是确保关键的时间参数都在允许的范围内,比如设置和保持时间、传播延迟等。
Jack Frost
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2023-10-04 20:50
PLL
数字逻辑
-第五章同步时序逻辑电路
结构特征电路有组合电路和存储电路组成,具有对过去输入进行记忆的功能;电路中包含反馈回路,通过反馈使电路功能与“时序”相关;电路的输出由电路当时的输入和状态(对过去记忆的结果)共同决定;分类按电路的工作方式分类,可分为同步时序逻辑电路和异步时序逻辑电路(有无统一的时钟脉冲信号);ps:异步时序逻辑电路的存储电路由触发器或延时元件组成;根据电路的输出是否与输入直接有关,可以分为Mealy型和Moore
糖可以不吃
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2023-10-02 18:05
数字逻辑
学习内容
学习
数字逻辑
Chapter 5——同步时序逻辑电路
5.1时序逻辑电路概述5.1.1时序逻辑电路描述方法若逻辑电路在任何时刻产生的稳定输出信号不仅与电路在该时刻的输入信号有关,还与电路过去的输入信号有关,则称为时序逻辑电路。根据电路中是否有统一定时信号分为两类:同步时序逻辑电路和异步时序逻辑电路。一、逻辑函数表达式同步时序逻辑电路的结构与功能,可以用三组逻辑函数表达式描述。输出函数表达式:一组反映电路输出Z与输入x和状态y之间关系的表达式。Meal
C0Lin
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2023-10-02 18:02
学习
电子器件系列53:D型触发器
D触发器是一个具有记忆功能的,具有两个稳定状态的信息存储器件,是构成多种时序电路的最基本逻辑单元,也是
数字逻辑
电路中一种重要的单元电路。因此,D触发器在数字系统和计算机中有着广泛的应用。
Gutie_bartholomew
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2023-09-30 13:30
电子器件系列
触发器
IC验证| Verilog语法详解之条件语句
Verilog是一种用于
数字逻辑
电路设计的硬件描述语言,可以用来进行数字电路的仿真验证、时序分析、逻辑综合。
IC修真院
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2023-09-28 17:40
fpga开发
Verilog语法
牛客网发布了全新
数字逻辑
题库!会不会导致今年FPGA/IC行业更卷?!!
硬件芯片卷起来!现在笔试大致分为选择、简答和编程三部分,选择主要考察基础理论知识,编程主要考察Verilog,尤其是我们芯片类的岗位,笔面试都会考察Verilog选择和简答都好说,网上资源还挺多的,但是Verilog就比较麻烦,网上能找到的各种理论资源很多,但是能练习的平台很少,我当时是用的国外的某个小网站,全英文的不说,还经常练不上,“刷题一小时,上线两小时”但是!牛客最近刚上线了一批Veril
Hack电子
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2023-09-28 17:09
机器学习
java
编程语言
人工智能
大数据
Verilog学习笔记(3):Verilog
数字逻辑
电路设计方法
学习笔记(3):Verilog
数字逻辑
电路设计方法1.Verilog语言设计思想和可综合特性2.Verilog组合逻辑电路2.1数字加法器2.2数据比较器2.3数据选择器2.4数字编码器2.5数字译码器
Deprula
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2023-09-24 10:43
Verilog学习笔记
学习
fpga开发
电子信息工程专业课复习知识点总结:(三)数电
绪论第一章
数字逻辑
概论1.数字集成电路相比模拟电路的优点?①稳定i性高,抗干扰能力强②数字电路只用0和1进行逻辑运算,所以比较容易设计电路。
棉花糖永远滴神
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2023-09-23 23:26
学习
笔记
智鼎在线笔试题(
数字逻辑
)
对角线相乘相加:31+45=236+(8-9)=5竖着相乘相加:25+79=73(84-30)+(6-60)=10-10(30-22)+(60-38)=40-1011-8=3313=39竖着相加:9,10,11,12,133(5-1)=12,7*(2-1)=7,4*(7-1)=24
Hubert_xx
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2023-09-23 19:39
杂谈
使用接口包装器模块简化在FPGA上实现PCIe的过程
此外,PCIExpress的实现需要复杂的
数字逻辑
,包括物理层,数据链路层和事务层,以及具有高频运行的大型数据路径,因此
非著名程序员阿强
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2023-09-22 10:17
fpga开发
亚稳态/异步电路/glitch(毛刺)/glitchFree clk切换的一些疑问及理解
多时钟域和异步信号处理解决方案1.1什么是亚稳态假设器件输出在电压0-VL认为
数字逻辑
0,VH-VDD之间认为是
数字逻辑
1.当器件超过规定时间内输出电压仍在VL-
cy413026
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2023-09-21 04:17
时序相关
soc
9.12
数字逻辑
rst?`timescale1ns/1nsmodulemain_mod(inputclk,inputrst_n,input[7:0]a,input[7:0]b,input[7:0]c,output[7:0]d);wire[7:0]m,n;sub_modmod_ab(.clk(clk),.rst_n(rst_n),.data_a(a),.data_b(b),.data_c(m));sub_modmo
CQU_JIAKE
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2023-09-17 10:14
fpga开发
9.10
数字逻辑
基础内容module模块名(【端口列表】)端口信号声明信号数据类型有wire,reg信号位宽模块把输入的input转化为output数据类型默认为wire,wire表电路间的连线assign赋值目标必须是wire,始终激活,连续赋值语句过程赋值语句,always赋值目标必须是reg型激活条件由敏感信号条件表决定,当敏感条件满足时,过程块被激活有两种,一种是边沿敏感,一种是电平敏感边沿敏感,pose
CQU_JIAKE
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2023-09-17 10:43
fpga开发
TRICONEX 4351B数字量输入模块
这些输入通常用于监测开关状态、传感器信号或其他
数字逻辑
信号。高密度配置:模块通常设计成具有高密度的输入配置,以便在有限的空间内连接多个信号。
Z18579229209
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2023-09-13 17:14
人工智能
自然语言处理
FPGA的基础架构,什么是CLB?
本原创文章由深圳市小眼睛科技有限公司创作,版权归本公司所有,如需转载,需授权并注明出处CLB是指可编程逻辑功能块(ConfigurableLogicBlocks),顾名思义就是可编程的
数字逻辑
电路。
小眼睛FPGA
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2023-09-08 09:06
fpga开发
【FPGA项目】沙盘演练——基础版报文收发
用一个虚拟项目,来入门练习,以此步入
数字逻辑
的大门。
子墨祭
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2023-09-07 01:13
FPGA项目篇
fpga开发
快速画正弦波、方波、三角波——Visio制图总结(六)
所在路径:更多形状>工程>电气工程>模拟和
数字逻辑
>信号波形元件图示此模块拖到制图区。点击元件鼠标右键数据>形状数据,在弹出的界面即可选择方波、正弦波等信号。
奇妙水果
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2023-09-04 03:53
制图基础
visio
经验分享
常见脉冲电路
数字电子电路又可分成脉冲电路和
数字逻辑
电路,它们处理的都是不连续的脉冲信号。脉冲电路是专门用来产生电脉冲和对电脉冲进行放大、变换和整形的电路。
gd1984812
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2023-09-03 02:07
嵌入式硬件
stm32
物联网
单片机
网络
晨跑/走-易效能践行新体验
获得了意外的收获,想到昨天学习中提到的人类八大智能(人际、语言、
数字逻辑
、空间视觉、音乐、肢体运动、个人内省、自然观察),特别是自然观察能力。
海伦H
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2023-09-02 13:03
应用程序是如何被执行起来的
一、为什么需要操作系统数字系统是一个能够对数字信号进行加工、传递和存储的实体,它由各种
数字逻辑
电路相互连接而成。
lulin96a
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2023-09-02 13:37
java
程序人生
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