AXI

前端工程化实战 - 日程管理

本章节对应知识库南城余的知识库10.1前端代码处理10.1.1创建src/utils/request.js文件importaxiosfrom'axios'//创建instance实例constinstance=axi
南城余coding·2023-12-22 13:44

低成本SDR平台的构成与开发

概要用最小的代价开发一款低成本SDR，通过对比进口各类SDR来确定功能性能，借助开发板电路完成器件选型与成本估计，确定架构AXI总线的设计核心。
CyberInversion·2023-12-19 21:54

AXI协议基础知识

AXI协议基础知识1、AXI简介2、AXI特点3、AXI总体结构4、AXI协议中的信号4.1全局信号4.2写地址通道中的信号4.3写数据通道中的信号4.4写响应通道中的信号4.5读地址通道中的信号4.6
XPii·2023-12-18 19:01

【二 zedboard】PS和PL之间的交互

PS和PL交互的话采用的是AXI协议，其中又可以分为：AXI-full（完整的AXI协议）、AXI-Stream（流式协议）和AXI-Lite（精简版，一次只能读写一个字，32位的寄存器）。
@晓凡·2023-12-18 08:49

紫光FPGA DDR3 IP使用和注意事项（axi4协议）

阅读ddrip手册：1、注意：对于写地址通道，axi_awvalid要一直拉高，axi_awready才会拉高。
@晓凡·2023-12-18 08:42

vivado分析-在 Versal 器件中执行 NoC 服务质量分析

AMDVivado™中的服务质量(QoS)用于将片上网络(NoC)编译器生成的当前NoC解决方案估算所得QoS与AXINoCIP和/或AXI4‑StreamNoCIP中指定的QoS要求进行对比。
cckkppll·2023-12-04 23:41

【【FPGA 之 MicroBlaze 自定义IP核 之 呼吸灯实验】】

FPGA之MicroBlaze自定义IP核之呼吸灯实验通过创建和封装IP向导的方式来自定义IP核，支持将当前工程、工程中的模块或者指定文件目录封装成IP核，当然也可以创建一个带有AXI4接口的IP核，用于
ZxsLoves·2023-12-04 19:21

【【水 MicroBlaze 最后的介绍和使用】】

水MicroBlaze最后的介绍和使用我对MicroBlaze已经有了一个普遍的理解了现在我将看的两个一个是AXI4接口的DDR读写实验还有一个是AXIDMA环路实验虽然是水文但是也许能从中得到一些收获第一个是
ZxsLoves·2023-12-04 19:21

【ZYNQ】从入门到秃头11 DAC FIFO实验（AXI-stream FIFO IP核配置）

文章目录DACFIFO实验要求AXI-streamFIFO介绍基于地址形式的交互与基于流形式的交互AXI-stream总线读写协议axis工作模式读操作写操作READY，VALID握手AXI-streamFIFOIP
“逛丢一只鞋”·2023-12-04 19:20

zynq设计学习笔记6——自定义含AXI4接口IP核-ps与pl的交互

在本实验中，我们将采用封装带有AXI4接口的IP的方式，实现PS和PL的数据交换，另外自定义IP核可以定制化系统设计，以达到设计重用的目的，可以很大程度上简化系统设计和缩短产品上市的时间。
墨漓_lyl·2023-12-04 19:49

实时系统vxWorks-Zynq7020 自定义axi ip核

概述AXI（AdvancedeXtensibleInterface）协议主要描述了主设备（Master）和从设备（Slave）之间的数据传输方式，主设备和从设备之间通过握手信号建立连接。
不只会拍照的程序猿·2023-12-04 19:49

ZYNQ-7000 Vivado 自定义IP封装

软件版本：vivado2018.01操作系统：centos6.0本文章中主要介绍在vivado中如何使用系统工具封装我们自己的IP，此例实现了将sha256_pad这个模块挂在AXI-STREAM总线上
gdboyi·2023-12-04 19:19

FPGA学习笔记【封装自定义IP核】

封装带AXI接口的自定义IP核为了更方便地使用外部接口驱动或进行系统级的设计时，可以考虑将RTL设计打包制作成自定义的IP核，Vivado会自动生成相关的IP核接口；或者为了在ZYNQ中使用AXI总线将硬核与
内 鬼·2023-12-04 19:19

ZYNQ 自定义IP

建立AXI接口的IP右键编辑IP在顶层，添加相应端口，这里就放一个LED接口例化的位置也相应添加。接下来，修正下一层，就是接口定义层。把AXI的slv_reg0[0]作为breath_led的输入。
包包爸·2023-12-04 19:49

vivado自定义 IP 核实验

该IP核带有AXI总线，可以通过PS端访问IP核内部寄存器实现PS端对于IP核的控制。第一步：IP核的创建与封装创建完成后点击菜单
huanghu1230·2023-12-04 19:49

【ZYNQ 详细案例五】采用AXI4总线封装自定义VGA显示IP核 显示自定义图片或者字符内容 基于ZEDBOARD

【ZYNQ详细案例五】采用AXI4总线封装自定义VGA显示IP核彩条实验基于ZEDBOARD第一部分：PL部分首先我们先创建工程然后创建blockdesign添加PS处理器自动配置ZEDBOARD的预设
Taneeyo·2023-12-04 19:48

Javaweb之Vue组件库Element案例异步数据加载的详细解析

在vue项目中，对于axios的使用，分为如下2步：安装axios:npminstallaxios需要使用axi
东北赵四·2023-12-04 07:02

【【FPGA 之Micro Blaze的串口中断实验】】

AXIUARTLiteIP核具有以下特点：对通过axi4-lite接口接收的字符执行并行到串行转换，并对从串行外围设备接收的
ZxsLoves·2023-12-01 16:40

【ARM AMBA AXI 入门 18 - AXI4 NSAID 和 NS 详细介绍】

它用于指示AXI总线上的每个事务是否是非安全的。NS（Non-Secure）信号介绍在支
CodingCos·2023-12-01 13:58

【ARM AMBA AXI 入门 17 - AXI4 AWUSER | ARUSER 详细介绍】

文章目录AWUSER|ARUSER详细介绍AWUSERConfigurationUsersignalsARUSERAWUSER和ARUSER使用举例AWUSER|ARUSER详细介绍在ARMAMBAAXI协议中可以包含一组用户自定义信号，叫做Usersignals，比如AWUSER和ARUSER信号，它们分别与写地址（AW）和读地址（AR）通道相关。增加的信号可以增加一个transaction的信
CodingCos·2023-11-29 01:26

ARM互联总线IP的介绍

快速链接:.个人博客笔记导读目录(全部)付费专栏-付费课程【购买须知】:【精选】ARMv8/ARMv9架构入门到精通-[目录]联系方式-加入交流群----联系方式-加入交流群AMBA、AXI、AHB、APB
代码改变世界ctw·2023-11-28 13:20

ARM退出新的互联总线IP： CI-700和NI-700 NoC

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代码改变世界ctw·2023-11-28 13:20

ARM CoreLink NIC-400最佳应用实践

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代码改变世界ctw·2023-11-28 13:49

Arm 推出新的总线互联 SoC架构：CI-700 和 NI-700

快速链接:.个人博客笔记导读目录(全部)付费专栏-付费课程【购买须知】:【精选】ARMv8/ARMv9架构入门到精通-[目录]联系方式-加入交流群----联系方式-加入交流群AMBA、AXI、AHB、APB
代码改变世界ctw·2023-11-28 13:42

深入浅出AXI协议（4）——猝发传输

一、前言在之前的文章中，我们着重介绍了关于AXI4的握手协议它可以使得传输的双方都可以自如地控制传输的速率，我们主要介绍了握手协议出现的3种可能情况。
apple_ttt·2023-11-27 00:36

vue 封装组件之上传图片组件(el-upload)

/util/auth";import{mapState}from"vuex";importaxiosfrom"axi
阿wei程序媛·2023-11-26 14:47

AXI_GPIO

通过添加AXI_GPIO，直接在AXI接口上了。相关的胶连逻辑自动生成了。具体的AXI与GPIO之间，怎么通过总线访问，总线又是怎么给各模块映射地址，要看IP模块的手册，和开发流程有关的文档。
是个小轮胎·2023-11-26 12:11

内存管理源码分析1-ARMV8-AARCH64 MMU 及 linux页表映射过程

)，还是IO地址(设备device地址)，在开启了MMU的系统中，CPU发起的指令读取、数据读写都是虚拟地址，在ARMCore内部，会先经过MMU将该虚拟地址自动转换成物理地址，然后在将物理地址发送到AXI
SEVENTHD7·2023-11-25 19:05

「Verilog学习笔记」数据串转并电路

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网关于什么是Valid/Ready握手机制：深入AXI4总线（一）握手机制-知乎时序图含有的信息较多，观察时序图需要注意
KS〔学IC版〕·2023-11-25 11:57

【无标题】OVL 使用说明 （Open Verification Library）

http://www.accellera.org/activities/ovlOVL官方网站：http://www.eda.org/ovl/上面有简单的使用说明OVL是一个硬件验证的库，例如现在想开发一个AXI
黄埔数据分析·2023-11-24 07:43

【ARM AMBA AXI 入门 7 - AXI 协议中的独占访问 使用背景介绍】

STREX1.1.3独立监视器1.2spin_lock与独占访问1.2.1spinlock机制1.2.2spinlock函数调用流程1.2.3Arm64spinlock实现上篇文章：ARMAMBAAXI入门6-AXI3
CodingCos·2023-11-23 16:46

【ARM AMBA AXI 入门 15 -- AXI-Lite 详细介绍】

总线文章专栏导读】文章目录AXILiteAXI-Full介绍AXIStream介绍AXILite介绍AXIFull与AIXLite差异总结AXILiteAMBAAXI4规范中包含三种不同的协议接口，分别是：AXI4
CodingCos·2023-11-23 16:46

【ARM AMBA AXI 入门 13 -- AXI 协议中 RRESP 信号详细介绍】

请阅读【ARMAMBAAXI总线文章专栏导读】文章目录AXI协议中RRESP信号RRESP使用举例RRESP3bit使用AXI协议中RRESP信号在AXI(AdvancedeXtensibleInterface
CodingCos·2023-11-23 16:09

【ARM AMBA AXI 入门 14 -- AXI 窄位传输 | 非对齐传输| 大小端传输】

在AXI总线协议中，支持多种数据传输，包括窄位传输、非对齐传
CodingCos·2023-11-21 20:37

【ARM AMBA AXI 入门 16 - AXI 写响应通道 BVALID | BREADY | BRESP 详细介绍】

请阅读【ARMAMBAAXI总线文章专栏导读】文章目录AXI写响应通道BVALIDBREADYBRESP举例BRESP[2:0]编码AXI写响应通道在ARMAMBAAXI协议中，写响应通道包括以下三个信号
CodingCos·2023-11-21 19:12

【【萌新的SOC学习之 VDMA 彩条显示实验之一】】

核将彩条数据显示在RGBLCD液晶屏上下面是本次实验的系统框图VDMA通过HP接口与PS端的DDR存储器进行交互因为VDMA出来的是stream流的数据我们现在需要的是把这个stream流的数据通过这个AXI4
ZxsLoves·2023-11-20 15:16

【【VDMA彩条显示实验之二】】

彩条显示实验之二这一篇紧接上一篇文章我们添加一个VID_out的IP核其实相对来说就是我们把传进来的串行信号转化成并行输出各个信号（把Stream的输出信号流转化成在RGB上输出的格式）下面是对IP核的简介AXI4
ZxsLoves·2023-11-20 15:45

常见的AXI总线仲裁器概述-AXI协议理解（一）

文章目录1.1AXI总线仲裁应用场景1.2常见的仲裁机制1.3AXIInterconnect简介1.3.1Nto1
Paul安·2023-11-20 04:14

el-upload上传之自定义上传/关闭页面中断请求

组件代码：{{getDirNameFn(childData.data.directoryName)}}上传文件点击上传importaxiosfrom'axi
周星星日记·2023-11-19 11:29

11-16 周四 简单代码理解FlashAttention 分块计算softmax

([[1,2,3],[4,9,6]])print("np.e:",np.e)print("1/np.e:",1/np.e)#求出每行的最大值max_values=np.max(input_array,axi
思影影思·2023-11-16 21:43

AXI三种接口及DMA DDR XDMA介绍（应用于vivado中的ip调用）

一、AXI——高级可扩展接口（UG1037）参考资源：【SDK篇_58~62_AXI接口简介【Xilinx】+【Vivado】+【AXI4总线】+【FPGA】-哔哩哔哩】关于AXI握手过程都讲解的很细致
LessIsMore/·2023-11-16 21:34

AXI协议详解（四）

上一篇我们完成了一个内存式的axi4从机的rtl设计，并进行了仿真验证。是不是有点不过瘾呢？
TechDiary·2023-11-16 21:00

Xilinx Zynq UltraScale系列高端FPGA解码MIPI视频，基于MIPI CSI-2 RX Subsystem架构实现，提供5套工程源码和技术支持

MIPICSI2模块性能及其优缺点4、详细设计方案设计原理框图OV5640及其配置权电阻硬件方案MIPICSI-2RXSubsystemSensorDemosaic图像格式转换GammerLUT伽马校正AXI4
9527华安·2023-11-16 16:23

VIVADO+FPGA调试记录

vivado导出的硬件平台，提示'xxxx.hfilecantfind'VITIS内定义的头文件找不到vitis编译vivado导出的硬件平台，提示’xxxx.hfilecantfind’此硬件平台中，包含有AXI
爱写代码的liding·2023-11-16 13:05

通信原理板块——模拟信号的抽样定理

微信公众号上线，搜索公众号小灰灰的FPGA,关注可获取相关源码，定期更新有关FPGA的项目以及开源项目源码，包括但不限于各类检测芯片驱动、低速接口驱动、高速接口驱动、数据信号处理、图像处理以及AXI总线等
小灰灰的FPGA·2023-11-16 10:31

通信原理板块——语音压缩编码

微信公众号上线，搜索公众号小灰灰的FPGA,关注可获取相关源码，定期更新有关FPGA的项目以及开源项目源码，包括但不限于各类检测芯片驱动、低速接口驱动、高速接口驱动、数据信号处理、图像处理以及AXI总线等
小灰灰的FPGA·2023-11-16 10:30

通信原理板块——利用香农公式对连续信道的信道容量计算

微信公众号上线，搜索公众号小灰灰的FPGA,关注可获取相关源码，定期更新有关FPGA的项目以及开源项目源码，包括但不限于各类检测芯片驱动、低速接口驱动、高速接口驱动、数据信号处理、图像处理以及AXI总线等利用香农公式对连续信道的信道容量计算根据香农公式
小灰灰的FPGA·2023-11-16 10:28

Echarts设置X轴只显示刻度线，不显示X轴轴线

...},......}效果：上图中X轴轴线位置的横线，其实是yAxis的splitLine，将splitLine的show设置为false，横线就不显示了：option={xAxis:{......axi
每一天，每一步·2023-11-16 04:43

ucos iii在zynq上的移植

自定义ZYNQ块我们的设计第5步：添加软外设第6步：生成HDL设计文件第7步合成，实施和生成流软件设计步骤1.安装了μC/OS系统信息库第2步：生成μC/OSBSP第3步：构建和调试的示范项目第4步程序的AXI
kobesdu·2023-11-16 01:24

Xilinx Zynq 7000系列中端FPGA解码MIPI视频，基于MIPI CSI-2 RX Subsystem架构实现，提供5套工程源码和技术支持

模块性能及其优缺点4、详细设计方案设计原理框图OV5640及其配置权电阻硬件方案MIPICSI-2RXSubsystemSensorDemosaic图像格式转换GammerLUT伽马校正VDMA图像缓存AXI4
9527华安·2023-11-15 10:22
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