AXI

整理——xilinx FPGA 在线升级

一：xilinxFPGA在线升级方案：（系统搭建：MicroBlaze软核处理器，uart控制器，Axi-lite-user用户通信接口，MIGDDR3控制器，中断控制器等，以太网控制器）1.跑一个microblaze
燎原星火*·2023-10-24 04:24

紫光同创FPGA实现HSSTLP高速接口视频传输，8b/10b编解码，OV5640采集，提供PDS工程源码和技术支持

基本了解HSSTLP之时钟HSSTLP之PCSHSSTLP之PMAHSSTLP之接口说明硬件设计HSSTLPIP调用和配置SFP连接方案选择视频数据对齐视频数据解码图像缓存架构详解架构讲解视频缓存请求AXI
9527华安·2023-10-23 10:10

【【萌新的SOC学习之自定义IP核的学习与设计】】

学习之自定义IP核的学习与设计本章为了更加深入的了解FPGA的自定义IP和IP封装测试等问题参考了正点原子第六讲自定义IP核呼吸灯实验和第十九章IP封装与接口定义实验为了更好的理解自定义IP核我们先介绍一个带AXI
ZxsLoves·2023-10-23 03:47

AD9371 官方例程HDL详解（一）

---->FMC_DP二、FMC_DP---->FPGA_TX/RX三、rx_data_xandtx_data_xmustbeconnectedtothesamechannel四、ADRV9009前言axi_ad9371
lwd_up·2023-10-22 11:14

axi时序图_S02_CH12_ AXI_Lite 总线详解

S02_CH12_AXI_Lite总线详解12.1前言ZYNQ拥有ARM+FPGA这个神奇的架构，那么ARM和FPGA究竟是如何进行通信的呢？本章通过剖析AXI总线源码，来一探其中的秘密。
我不上层楼了·2023-10-21 19:59

MYIR-ZYNQ7000系列-zturn教程(16)：对axi_lite IP核进行仿真以及axi总线的初步讲解

我这里一共调用了两个自定义的IP都是基于axi_lite的IP核，一个是主机master一个是从机slave，然后将这两个调用的IP例化到一个新创建的fpga工程，最好写一个仿真脚本让这个master主机对这个从机
虚无缥缈vs威武·2023-10-21 19:57

AXI_04 AXI_LITE_MASTER_IP设计与验证

所以请跳转至该系列文章第一篇从头开始阅读，并按照文章末尾指示按顺序阅读，否则会云里雾里，传送门在此：https://blog.csdn.net/qq_33486907/article/details/88289714《AXI
比特电子工作室·2023-10-21 19:25

仿真通过AXI_lite接口读写寄存器时axi_awready信号无法拉高的一种原因

本人初次接触AXI接口，在了解了AXI接口读写时序后，计划使用AXI接口对BRAM进行读写，并进行仿真测试，AXI接口有三种类型：AXI4、AXI-lite、AXI-stream，我一开始成功对AXI4
TiAmo_forever·2023-10-21 19:53

Axi_Lite接口的IP核与地址与缓冲与AxiGP0

AXIInterconnect互连内核将一个或多个AXI内存映射主设备连接到一个或多个内存映射从设备。AXI_GP接口AXI_GP接口是直接连接主机互联和从机互联的端口的。
NoNoUnknow·2023-10-21 19:21

基于verilog的UART串行总线协议模块设计（含原理、源码、AXI封装、C驱动文件）

文章目录一、UART简介二、UART通信的特点三、UART传输速率四、UART数据帧格式五、UART模块设计5.1串行发送模块5.2串行接收模块5.3顶层设计六、AXI接口封装七、C函数设计本文涉及的所有代码仅用于学习交流
PPRAM·2023-10-21 01:02

Xilinx IP 10 Gigabit Ethernet Subsystem IP

发送和接收数据接口使用AXI4流接口。可选的AXI4-Lite接口用于内部寄存器的控制接口。•设计符合10Gb以太网规范IEEE标准802.3-2012•客户端TX和RX接口上的AXI4流协议支持。
LEEE@FPGA·2023-10-20 00:26

ZYNQ配置IIC接口读取eeprom和iictool使用

一，ZYNQ裸机IIC读写EEPROM(AXI_IICIP核模块读写EEPROM)1，vivado驱动和配置2，添加约束set_propertyIOSTANDARDLV
寒听雪落·2023-10-19 20:59

03_Introduction_to_AMBA_AXI

快速链接:.个人博客笔记导读目录(全部)付费专栏-付费课程【购买须知】:【精选】ARMv8/ARMv9架构入门到精通-[目录]思考：1、什么是AMBA、AHB、APB、ASB、AXI,它们各有什么特点？
代码改变世界ctw·2023-10-18 17:47

vitis hls 20.02 在 ubuntu 20.04 上 c simulation 和 cosimulation 编译报错的问题

csynthesis没问题，但csimulation和cosimulation提示编译出错：WARNING:[COSIM212-369]AXI_masterport'coef'hasadepthof'0
God__fly·2023-10-18 17:04

使用JTAG更新BRAM的方法

更新2021-12-23_v1AXI单次传输的最大数据是256，超过就会报错。所以大的数据需要分割成多次进行传输。更新一下python脚本数据大于256的时候会自动划分。建议使用。
月落乌啼霜满天@3760·2023-10-17 00:40

ZYNQ7000 #3 - Linux环境下在用户空间使用AXI-DMA进行传输

本文使用Petalinux搭建相关linux环境，在vivado中搭建了一个简单的PS->AXI-DMA->AXI-FIFO->AXI-DMA->PS的测试环路。
AE_小良·2023-10-16 15:03

AXI-DMA ip 使用

参考：利用ZYNQSOC快速打开算法验证通路（4）——AXIDMA使用解析及环路测试-没落骑士-博客园实现PS与PL的高速数据传输，需要利用PS的HP接口通过AXI_DMA完成数据搬移。
swang_shan·2023-10-16 15:00

【【萌新的SOC学习之AXI-DMA环路测试】】

萌新的SOC学习之AXI-DMA环路测试AXIDMA环路测试DMA(DirectMemoryAccess，直接存储器访问)是计算机科学中的一种内存访问技术。
ZxsLoves·2023-10-16 15:55

自定义AXI IP核实验——FPGA Vitis篇

文章目录1.前言2.Vivado工程的编写2.1创建自定义IP2.2添加自定义IP到工程3.Vitis工程的编写A.工程源码下载1.前言Xilinx官方为大家提供了很多IP核，在Vivado的IPCatalog中可以查看这些IP核，用户在构建自己的系统中，不可能只使用Xilinx官方的免费IP核，很多时候需要创建属于自己的用户IP核，创建自己的IP核有很多好处，例如系统设计定制化；设计复用，可以在
BIGMAC_1017·2023-10-15 22:00

跨时钟域(CDC)

IP之间交互的信号分为总线信号以及其他数据/控制信号，总线信号如AXI和AHB协议，所有采用AXI协议的总线时钟都是ACLK，所有的总线信号都同步到ACLK，所以总线信号不存在跨时钟域的问题，而对于其他数据
sunday_893·2023-10-14 20:11

跨时钟域处理(三)---握手

同步握手同一时钟控制下的握手过程比较简单，这里以著名的AXI4协议为例，如下图所示发送方要发送数据的时候，
FPGA硅农·2023-10-14 20:40

ZYNQ | AXI DMA数据环路测试

利用AXIDMA进行批量数据环路的测试背景软硬件平台原理概述工程搭建1.新建一个vivado工程2.创建blockdesign①zynqip核的添加与配置②AXIDMAip核的添加与配置③AXI4-StreamDataFIFO
褪色者Ash·2023-10-14 02:04

【正点原子FPGA连载】第二十一章AXI DMA环路测试 摘自【正点原子】DFZU2EG_4EV MPSoC之嵌入式Vitis开发指南

1）实验平台：正点原子MPSoC开发板2）平台购买地址：https://detail.tmall.com/item.htm?id=6924508746703）全套实验源码+手册+视频下载地址：http://www.openedv.com/thread-340252-1-1.html第二十一章AXIDMA环路测试DMA(DirectMemoryAccess，直接存储器访问)是计算机科学中的一种内存访
正点原子·2023-10-14 02:04

S02-CH21 利用AXI DMA进行批量数据环路测试

软件版本：VIVADO2017.4操作系统：WIN1064bit硬件平台：适用米联客ZYNQ系列开发板米联客(MSXBO)论坛：www.osrc.cn答疑解惑专栏开通，欢迎大家给我提问！！21.1概述本课讲解了一个最基本的DMA环路搭建，通过PS端控制DMA对DDR数据的读写和校验，完成环路测试。本课程是DMA设计的基础，读者务必认真阅读和学习。本课程设计一个最基本的DMA环路，实现DMA的环路测
yundanfengqing_nuc·2023-10-14 02:04

第十一节，ZYNQ的AXI_DMA的使用

ZYNQ的AXI_DMA的使用1DMA控制器架构原理AXIDMA:官方解释是为内存与AXI4-Stream外设之间提供高带宽的直接存储访问，其可选的scatter/gather功能可以将CPU从数据搬移任务中解放出来
youbin2013·2023-10-14 02:33

S03_CH01_AXI_DMA_LOOP 环路测试

S03_CH01_AXI_DMA_LOOP环路测试1.1概述本课程是本季课程里面最简单，也是后面DMA课程的基础，读者务必认真先阅读和学习。本课程的设计原理分析。
weixin_30376083·2023-10-14 02:03

c语言实现axi通信,AXI DMA详解与应用篇 | 第二讲、AXI DMA工程搭建及SDK代码分析

本文转载自：根究FPGA在上一篇中着重讲解了DMA的含义和AXI_DMA_IP，本次的重点就是搭建一个AXI_DMA环路工程，并从C语言角度分析其SDK代码一、AXI_DMA工程设计在工程设计中，DMA
宠爱吖·2023-10-14 02:03

ZYNQ小实验：1.利用AXI DMA loop 环路测试

原理介绍：AXI：AXI（AdvancedeXten
风行者199765·2023-10-14 02:03

AXI DMA使用解析及环路测试

若想让ZYNQ的PS与PL两部分高速数据传输，需要利用PS的HP（高性能）接口通过AXI_DMA完成数据搬移，这正符合PG021AXIDMAv7.1LogiCOREIPProductGuide中介绍的AXIDMA
AE_小良·2023-10-14 02:03

【【萌新的SOC学习之AXI DMA环路测试介绍】】

萌新的SOC学习之AXIDMA环路测试介绍AXIDMA环路测试DMA(DirectMemoryAccess，直接存储器访问)是计算机科学中的一种内存访问技术。它允许某些计算机内部的硬件子系统可以独立地直接读写系统内存，而不需中央处理器（CPU）介入处理。DMA是一种快速的数据传送方式，通常用来传送数据量较多的数据块，很多硬件系统会使用DMA，包括硬盘控制器、绘图显卡、网卡和声卡，在使用高速AD/D
ZxsLoves·2023-10-14 02:02

vue axios封装

下面是一个简单的Axios封装示例：新建一个axios.js文件importaxiosfrom'axios'//创建一个axios实例constservice=axi
&ACE&·2023-10-13 23:20

【【萌新的SOC学习之基于BRAM的PS和PL数据交互实验】】

萌新的SOC学习之基于BRAM的PS和PL数据交互实验基于BRAM的PS和PL的数据交互实验先介绍AXIBRAMIP核控制器的简介AXIBRAMip核是xilinx提供的一个软核这个ip核被设计成AXI
ZxsLoves·2023-10-13 20:07

【【萌新的SOC学习之自定义IP核 AXI4接口】】

萌新的SOC学习之自定义IP核AXI4接口自定义IP核-AXI4接口AXI接口时序对于一个读数据信号AXI突发读不要忘记最后还有拉高RLAST表示信号的中止实验任务：通过自定义一个AXI4接口的IP核，
ZxsLoves·2023-10-13 20:29

前端-封装axios的简单步骤

在请求拦截里可以放loading和token7.在响应拦截中可以清除loading还有处理错误编码字典8.最后把我们封装的axios实例导出详细代码如下：封装request.js代码importaxiosfrom"axi
季末莫浅忆·2023-10-13 18:22

IBM MQ新建队列管理器时报错AMQ 7077错误

————————————————版权声明：本文为CSDN博主「Axi-ZYTao」的原创文章，遵循CC
铁九九·2023-10-12 09:32

AXI4Arbiter object scala code reading

objectAXI4Arbiter{defapply[Tr&&v})//Confirmthepolicyworksproperlyrequire(readys.size==valids.size)//NevertwowinnersvalprefixOR=winner.scanLeft(false.B)(_||_).initassert((prefixORzipwinner)map{case(p,w
前滩西岸·2023-10-11 00:08

【【萌新的SOC学习之AXI接口简介】】

萌新的SOC学习之AXI接口简介AXI总线的初步介绍AXI总线是ARMAMBA一部分（高级可扩展接口）AMBA(高级微控制器总线架构）：开放的片内互联的总线标准，能再多主机设计中实现多个控制器和外围设备之间的连接和管理
ZxsLoves·2023-10-10 23:05

【【萌新的SOC学习之重新起航SOC】】

我们可以通过使用AXI(AdvancedeXtensibleInterface)接口的方式调用IP核，系统通过AXI接口将IP与处理器连接，也就是实现PL与PS互联。
ZxsLoves·2023-10-10 23:50

紫光 DDR3 IP核调试

HMIC_HIP包括了DDRController、DDRPHY和PLL，用户通过AXI4接口实现数据的读写，通过APB接口可配置DDRController内部寄存器.
会飞的珠珠侠·2023-10-09 12:27

如何在父uvm_transaction中随机及例化子的uvm_transaction

toplevel的事务进行建模，如下：classaxi_dmac_transactionextendsuvm_transaction;randaxi_chan_transactionaxi_chan[axi_dmac_dec
sunvally·2023-10-09 12:17

一种简单的axi2ahb桥的实现

AXI部分只支持INCR/WRAP读写操作，（Fixed操作由于没考虑到就没写，其实也不难，但是
EXCitrus·2023-10-09 12:13

对AXI总线互联中ID扩展位的理解

在多master和多slave互联的情况下，每个master可能不知道其他master的id范围，或者说不知道其他master发的id具体是多少，这时候可能存在不同master的id相同的情况，这时候就需要按master的数目对id进行扩展，用扩展位来区分从哪个master来到哪去。以下是原文：我的理解是：master发起一笔transaction，这笔transaction有一个id，仲裁器会按
EXCitrus·2023-10-09 12:13

转 AMBA总线协议AHB、APB、AXI对比分析

高级处理器总线架构AHB(AdvancedHigh-performanceBus)高级高性能总线ASB(AdvancedSystemBus)高级系统总线APB(AdvancedPeripheralBus)高级外围总线AXI
玉琥珀·2023-10-08 18:08

ZYNQ学习--AXI4-Stream data FIFO && FIFO的ADDA实验

参考文档：AXI4-STREAMDATAFIFO的学习Vivado官方文档《pg085-axi4stream-infrastructure》--43页AXI4-StreamDATAFIFO《AXI4-Stream
伊丽莎白鹅·2023-10-08 06:53

ZYNQ学习--AXI_Stream_FIFO

参考资料B站正点原子ZYNQ学习视频–SDK篇AXI4-StreamFIFOv4.2LogiCOREIPProductGuideZYNQ的硬核（PS部分）使用不多介绍，网上有很多教程，本文主要介绍AXI4
伊丽莎白鹅·2023-10-08 06:23

外汇天眼：Axi收回在RGT Capital的全部控制权，Eurotrader获得FCA牌照

在过去的一周里，国外外汇市场上有哪些值得关注的新闻，跟着天眼君一起了解下吧~具体新闻如下：1、Axi收回在RGTCapital的全部控制权据天眼君了解，总部位于澳大利亚的零售外汇和差价合约经纪商Axi在澳大利亚投资公司
waihuitianyan·2023-10-07 13:52

赛灵思的block memory generator用户手册pg058翻译和学习（AXI4 Interface Block Memory Generator Feature Summary）

本期介绍AXI4InterfaceBlockMemoryGeneratorFeatureSummary（1）AXI4接口BMG功能概述（1）。
danxutj·2023-10-06 05:00

GT高速收发器

GT高速收发器GT高速收发器概述10G以太网子系统通过AXI4-Stream接口提供10gb/s以太网MAC、物理编码子层(PCS)和物理介质附件(PMA)传输和接收功能。
小冯别吃·2023-10-06 05:59

System Generator学习——使用 AXI 接口和 IP 集成器

文章目录前言一、目标二、步骤1、检查AXI接口2、使用SystemGeneratorIP创建一个Vivado项目3、创建IP集成设计（IPI）4、实现设计总结前言在本节中，将学习如何使用SystemGenerator
岁月指尖流·2023-10-05 23:34

AXI VIP的简单使用

文章目录基础用途架构官方TestBench范例testbench的注意事项小例例子的用途步骤生成AXIVIP添加测试文件基础用途架构TheAXIVIPusessimilarnamingandstructuresastheUniversalVerificationMethodology(UVM)forcoredesign.ItiscodedinSystemVerilog.TheAXIVIPiscom
山音水月·2023-10-05 06:41
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