FPGA开发指南》

紫光同创FPGA实现PCIE测速试验，提供PDS工程和Linux QT上位机源码和技术支持

、前言免责声明2、我已有的PCIE方案3、设计思路框架PCIE硬件设计PCIEIP核添加和配置驱动文件和驱动安装QT上位机和源码4、PDS工程详解5、上板调试验证并演示6、福利：工程代码的获取紫光同创FPGA
9527华安·2023-10-23 10:40

紫光同创FPGA实现HSSTLP高速接口通信，8b/10b编解码数据回环，提供PDS工程源码和技术支持

HSSTLP基本了解HSSTLP之时钟HSSTLP之PCSHSSTLP之PMAHSSTLP之接口说明硬件设计HSSTLPIP调用和配置4、PDS工程详解5、上板调试验证并演示6、福利：工程代码的获取紫光同创FPGA
9527华安·2023-10-23 10:40

紫光同创FPGA实现HSSTLP高速接口视频传输，8b/10b编解码，OV5640采集，提供PDS工程源码和技术支持

目录1、前言免责声明2、我这里已有的GT高速接口解决方案3、设计思路框架设计框图OV5640摄像头配置及采集视频数据封装按键选择HSSTLP高速收发器详解HSSTLP基本了解HSSTLP之时钟HSSTLP之PCSHSSTLP之PMAHSSTLP之接口说明硬件设计HSSTLPIP调用和配置SFP连接方案选择视频数据对齐视频数据解码图像缓存架构详解架构讲解视频缓存请求AXI总线HMIC_H图像缓存读写
9527华安·2023-10-23 10:10

FPGA学习——Altera IP核调用之PLL篇

文章目录一、IP核1.1IP核简介1.2FPGA中IP核的分类1.3IP核的缺陷二、PLL简介2.1什么是PLL2.2PLL结构图2.3C4开发板上PLL的位置三、IP核调用步骤四、编写测试代码五、总结一
鸡腿堡堡堡堡·2023-10-23 07:18

FPGA学习——驱动WS2812光源并进行动态显示

文章目录一、WS2812手册分析1.1WS2812灯源特性及概述1.2手册重点内容分析1.2.1产品概述1.2.2码型及24bit数据设计二、系统设计2.1模块设计2.2模块分析2.2.1驱动模块2.2.1数据控制模块三、IP核设置及项目源码3.1MIF文件设计3.2ROMIP核调用3.3FIFOIP核调用3.4项目各模块源码四、最终显示效果五、总结一、WS2812手册分析1.1WS2812灯源特
鸡腿堡堡堡堡·2023-10-23 07:18

基于FPGA的SPI读写M25P16 Flash芯片

2.2M25P16芯片分析2.3项目所用指令时序2.3.1WREN（06h）2.3.2RDID（9Fh）2.3.3READ（03h）2.3.4PP（02h）2.3.5SE（D8h）三、状态机四、项目源码本项目所用FPGA
鸡腿堡堡堡堡·2023-10-23 07:17

【FPGA】[VRFC 10-3236] concurrent assignment to a non-net ‘data_out’ is not permitted

写作时间：2021-06-01报错如下：[VRFC10-3236]concurrentassignmenttoanon-net‘data_out’isnotpermitted[“F:/fpgaWork/
三青山上种萝卜·2023-10-23 06:26

【【萌新的FPGA学习之快速回顾 水 水 】】

萌新的FPGA学习之快速回顾水水上一条FPGA的更新在925并且2个礼拜没写verilog了正好刷新一下记忆FPGACPUDSP的对比在数字电路发展多年以来，出现了CPU、DSP和FPGA三种经典器件，
ZxsLoves·2023-10-23 03:17

【【萌新的SOC学习之自定义IP核的学习与设计】】

萌新的SOC学习之自定义IP核的学习与设计本章为了更加深入的了解FPGA的自定义IP和IP封装测试等问题参考了正点原子第六讲自定义IP核呼吸灯实验和第十九章IP封装与接口定义实验为了更好的理解自定义IP
ZxsLoves·2023-10-23 03:47

【【萌新的FPGA学习之管脚设定xdc文件】】

萌新的FPGA学习之管脚设定xdc文件xdc文件可以自己设置也可以匹配我们根据正点原子的流水灯管脚设定主要讲述一下各个英文设计是什么意思Name：工程中顶层端口的名称。
ZxsLoves·2023-10-23 03:47

【【萌新的FPGA学习之分频器的介绍】】

萌新的FPGA学习之分频器的介绍分频器的介绍分频就是生成一个新时钟，该新时钟的频率是原有时钟频率的整数分之一倍，新周期是原有周期的整数倍。
ZxsLoves·2023-10-23 03:13

SDRAM初始化操作

FPGA中的SDRAM有缓存容量大的特点，在本篇博客中，将重点介绍SDRAM的初始化操作。首先看下面初始化的时序图可知初始化SDRSAM需要如下操作。
IC2ICU·2023-10-23 02:52

KU FPGA DDR4 SDRAM仿真/板卡测试

目录前言1经验总结1.1总结1：1.2总结2：1.3总结3：1.4总结4：DDR4MIG时钟1.5总结5：DDR4SDRAM芯片与FPGA管脚绑定2、vivado工程文件夹结构2.1、新建vivado工程时的文件夹结构
工作使我快乐·2023-10-23 02:51

FPGA学习思考过程记录：一

目录目录目录概述VIVADO工程文件结构FPGA基本开发流程什么是IP为什么要仿真RTLANALYSISSYNTHESISIMPLEMENTATION可执行文件bit和bin区别概述最近开始做高速ADC
硬件教练·2023-10-23 02:50

FPGA读写DDR3

DDR3是一种内存规格，它是SDRAM家族的内存产品。DDR3之前的产品有DDR和DDR2。DDR（DoubleDataRate）是双倍速率同步动态随机存储器，严格的说DDR应该叫DDRSDRAM。DDR2是DDR产品的升级产品，它是四倍速率同步动态随机存储器。DDR3在DDR2的基础上实现了更高的性能（增加到八倍）和更低的电压。DDR内部结构框图如下所示：如上图所示：标号1：逻辑控制单元，用于输
csdnqiang·2023-10-23 02:19

FPGA之SDRAM的学习

我调试中遇到的问题：1：SDRAM初始化，在modelsim仿真时，SDRAM仿真模型例化是例化在仿真文件sdram_init.vt里的。直接调用modelsim时，提示：Error:D:/QUARTTT/project/MYSDRAM/SDRAM/simulation/modelsim/sdram_init.vt(76):Module'sdr'isnotdefined.这是因为，调用models
fflanfj·2023-10-23 02:48

F28377S_EMIF_异步读写FPGA

DSP芯片：TMS320F28377SPTPS基于已有的FPGA程序与板子，操作DSP读取FPGA内的数据。如果写入、读取成功，则点亮LED。
CCS_base·2023-10-23 02:48

FPGA project ： sdram

sdram读写控制器实验目标：设计并实现一个SDRAM数据读写控制器，使用PC机通过串口向SDRAM写入10字节数据，并将写入的10字节数据读出，通过串口回传至PC机，在串口助手上位机上打印显示回传数据。框图设计：第一部分：sdram基本操作实的实现sdram_ctrl要实现数据的读写，还要有初始化和刷新操作。所以该模块要有分别产生这四条指令的模块。由于时序冲突问题，刷新，和读写指令存在优先级的问
warrior_L_2023·2023-10-23 02:46

FPGA的斐波那契数列Fibonacci设计verilog，代码和视频

名称：斐波那契数列Fibonacci设计verilog软件：Quartus语言：Verilog代码功能：设计一个产生斐波那契数列（也叫黄金分割数列）的硬件电路:斐波那契数列中每个数为其相邻前两个数的和:即FN=FN1+FN2,(数列的前两个数F和F均为1)(1)基本要求根据不同输入N(>=3),产生FN最大为32位,在新的F产生出来前,N将维持不变;F应保持不变直到N又发生变化2画出设计结构图:数
蟹代码丫·2023-10-23 01:23

eBPF开发指南

0x1:技术背景bpf：BPF的全称是BerkeleyPacketFilter，是一个用于过滤(filter)网络报文(packet)的架构。（例如tcpdump)，目前称为Cbpf（Classicalbpf）Ebpf：eBPF全称extendedBPF，LinuxKernel3.15中引入的全新设计,是对既有BPF架构进行了全面扩展，一方面，支持了更多领域的应用，比如：内核追踪(KernelTr
SenberHu·2023-10-23 01:22

FPGA设计FIR滤波器低通滤波器，代码及视频

名称：FIR滤波器低通滤波器软件：Quartus语言：Verilog/VHDL本资源含有verilog及VHDL两种语言设计的工程，每个工程均可实现以下FIR滤波器的功能。代码功能：设计一个8阶FIR滤波器（低通滤波器），要求截止频率为20KHz，使用线性相位结构。参数设计方法：使用matlab软件设计滤波器系数滤波器系数设计:打开Matlab软件在指令窗口中键入:m=fir1(7,0.2)，即可
蟹代码丫·2023-10-23 01:21

FPGA设计时序约束六、设置最大/最小时延

目录一、背景二、Max/Min_delay约束2.1约束设置参数2.2约束说明三、工程示例3.1工程代码3.2时序报告四、参考资料一、背景在设计中，有时需要限定路径的最大时延和最小时延，如没有特定时钟关系的异步信号，但需要限制最大时延和最小时延，也可以对端口到端口（中间无寄存器）的路径设置最大时延和最小时延，设置最大时延和最小时延会影响当前的setup和hold时序分析。二、Max/Min_del
知识充实人生·2023-10-22 23:23

HBuilder X 项目开发指南：基础入门及其可用插件推荐

部分数据来源：ChatGPTuniapp项目搭建1、创建组件1.1在项目根目录创建components文件夹，然后选择新建组件1.2填入需要的内容1.3创建成功1.4往组件内随便写点东西测试一下1.5在页面内使用这里需要注意的是按照上面的方法创建的组件，不需要我们手动引入，直接使用就1.6保存代码，打开微信开发者工具看运行结果注意：以下的文件配置如有配置项不熟悉的可以把鼠标放到改属性上2、tabB
狗蛋的博客之旅·2023-10-22 23:23

AD9371 官方例程HDL详解（一）

文章目录前言一、AD9371---->FMC_DP二、FMC_DP---->FPGA_TX/RX三、rx_data_xandtx_data_xmustbeconnectedtothesamechannel
lwd_up·2023-10-22 11:14

如何评价微软在数据中心使用FPGA代替传统CPU的做法？

https://www.zhihu.com/question/24174597如何评价微软在数据中心使用FPGA代替传统CPU的做法？
Tiger-Li·2023-10-22 11:12

IC设计高级001：verilog 定位手段

Verilog定位手段能够达到以下效果：方便FPGA版本定位、方便样品测试定位、防止他人将无法定位的故障推脱到自己身上。2、添加定位手段的时间？
IC小鸽·2023-10-22 11:42

【数字IC设计/FPGA】FIFO与流控机制

流控，简单来说就是控制数据流停止发送。常见的流控机制分为带内流控和带外流控。FIFO的流水反压机制一般来说，每一个fifo都有一个将满阈值afull_value（almostfull）。当fifo内的数据量达到或超过afull_value时，将满信号afull从0跳变为1。上游发送模块感知到afull为1时，则停止发送数据。在afull跳变成1后，fifo需要能够缓存路径上的data以及上游发送模
FPGA硅农·2023-10-22 11:41

java 异构类型_TornadoVM：在异构硬件上运行Java程序

异构类型几乎所有计算系统中都存在异构硬件：我们的智能手机包含中央处理器（CPU）和具有多个内核的图形处理单元（GPU）；我们的笔记本电脑很可能包含带有集成GPU和专用GPU的多核CPU；数据中心正在向其系统添加附加的现场可编程门阵列（FPGA
diluan6799·2023-10-22 10:16

不惑之年的硬件牛人一步一步教你学spring boot完整项目---客户管理模块从前端到后台之pom.xml部分分析（一）

前言：笔者曾经有18年的硬件研发经验，从（1）51单片机到（2）FPGA到（3）嵌入式ARM(ARM9到CORTEXA9)全都研发设计过，产品从（1）B超的整机研发到（2）智能家居系统到（3）无线电监测机到
码农大叔的创业逆袭路·2023-10-22 04:59

FPGA驱动SDRAM

文章目录一.SDRAM简介（手册分析）1.1存储空间1.2特征1.3引脚1.4内部结构1.5需要关注的一些时间1.6模式寄存器1.7命令真值表二.时序分析（手册分析）2.1Avalon时序2.2行激活时序2.3列读写时序2.4读数据2.5写数据三.初步设计3.1状态转移图3.2模块设计图四.操作步骤五.代码六.仿真&效果七.参考一.SDRAM简介（手册分析）SDRAM(同步动态随机存取存储器)。1
Álegg xy.·2023-10-22 04:22

微信小程序自定义组件Tabs及会议管理，投票管理与个人中心开发指南

目录前言一、自定义组件1.创建自定义组件2.使用自定义组件3.注意事项二、自定义组件tabs案例1.创建自定义组件2.文件内容的编写三、自定义组件tabs的使用和会议管理页面的搭建1.使用tabs组件2.在页面使用组件并添加事件3.页面搭建四、投票管理页面搭建五、个人中心页面搭建前言在微信小程序开发中，我们经常会遇到需要实现多个页面之间的切换和导航的需求。为了提高代码的复用性和可维护性，我们可以使
孤留光乩·2023-10-22 03:15

FPGA软件【紫光】

具体可以参考野火开发板【FPGA紫光】visio2021：24DNK-8QJD6-J7W
cfqq1989·2023-10-22 03:54

FPGA【紫光语法】

寄存器数据类型：reg默认为1bitwide，如果超过1bit，则需要rangedeclaration设置reg的位宽integer默认位宽为32bit，不允许有rangedeclarationtime默认位宽为64bit，不允许有rangedeclaration网络类型：wiresignalgate或continuousassignment驱动的nettri多驱动数据类型tri0多驱动数据类型，
cfqq1989·2023-10-22 03:22

图像信号处理板设计原理图：2-基于6U VPX的双TMS320C6678+Xilinx FPGA K7 XC7K420T的图像信号处理板

一、板卡概述图像信号处理板包括2片TI多核DSP处理器-TMS320C6678，1片XilinxFPGAXC7K420T-1FFG1156，1片XilinxFPGAXC3S200AN。
hexiaoyan827·2023-10-22 01:04

FPGA的256点FFT调用Quartus IP核实现VHDL傅里叶变换

m=home&c=View&a=index&aid=210FPGA代码Verilog/VHDL代码资源下载网：www.hdlcode.com代码下载：2
蟹代码丫·2023-10-22 01:34

FFT64点傅里叶变换verilog蝶形运算，代码和视频

m=home&c=View&a=index&aid=208FPGA代码资源下载网：hdlcode.com代码下载：软件：Quartus语言：Verilog代码功能
蟹代码丫·2023-10-22 01:04

FPGA的64点FFT代码及报告，verilog快速傅里叶变换

名称：64点FFT快速傅里叶变换Radix4软件：Quartus语言：Verilog代码功能：使用verilog实现64-pointPipelineFFT处理器FPGA代码资源下载网：hdlcode.com
蟹代码丫·2023-10-22 00:30

axi时序图_S02_CH12_ AXI_Lite 总线详解

S02_CH12_AXI_Lite总线详解12.1前言ZYNQ拥有ARM+FPGA这个神奇的架构，那么ARM和FPGA究竟是如何进行通信的呢？本章通过剖析AXI总线源码，来一探其中的秘密。
我不上层楼了·2023-10-21 19:59

MYIR-ZYNQ7000系列-zturn教程(16)：对axi_lite IP核进行仿真以及axi总线的初步讲解

我这里一共调用了两个自定义的IP都是基于axi_lite的IP核，一个是主机master一个是从机slave，然后将这两个调用的IP例化到一个新创建的fpga工程，最好写一个仿真脚本让这个master主机对这个从机
虚无缥缈vs威武·2023-10-21 19:57

学习笔记--RTOS信号量

学习笔记–RTOS信号量本文基于正点原子RTOS开发指南，笔记自用，获取详细信息请关注正点原子官方账号简介：信号量是一种解决同步问题的机制，可以实现对共享资源的有序访问。
此去经年。·2023-10-21 18:44

小白篇：从零开始的同城跑腿外卖APP开发指南

同城外卖APP的兴起，为人们提供了更加便捷、快速的用餐选择。如果您对移动应用开发感兴趣，本文将为您提供从零开始开发同城外卖APP的详细指南。一、需求分析与规划在开始开发之前，首先需要明确同城外卖APP的核心功能和特性。您可以考虑以下问题来进行需求分析：用户应该能够浏览餐厅菜单和价格用户应该能够下订单并选择送餐地址骑手应该能够接受订单并进行派送用户应该能够支付订单并查看订单状态用户应该能够评价餐厅和
万岳科技程序员小金·2023-10-21 18:46

FPGA学习-配置双口ram（嵌入式块ram应用）

实验现象：用for循环模拟发送数据，FPGA接收后存储在双口ram中。延时一段时间后，从ram中按地址顺序提取数据，用for循环模拟FPGA发送数据。
999pyln·2023-10-21 15:26

用嵌入式块RAM IP核配置一个双口RAM

本次设计源码地址：http://download.csdn.net/detail/noticeable/9914173实验现象：通过串口将数据发送到FPGA中，通过quartusII提供的insystemmemorycontenteditor
weixin_34099526·2023-10-21 15:25

FPGA学习---4.嵌入式RAM使用之双口ram，嵌入式Ram之rom

四嵌入式RAM使用之双口ram这里只记录一下具体如何使用，原理可以自行搜索小结：双口ram可写可读，clock系统时钟，data要写的数据，rdaddress要读的数据的地址，wraddress要写的数据的地址，wren写使能，q读出的数据打开ip核地址选到ip文件夹下两个或者一个端口都可以最上面这个指的是要存储多少个8字节数据，下面字面意思下面直接确认这个模块的作用是存数据，读数据五嵌入式Ram
堪堪多写博客少睡觉·2023-10-21 15:22

FPGA入门嵌入式 块RAM双口RAM使用

嵌入式块RAM双口RAM使用对RAM（随机存储器）进行读和写操作。使用tool工具生成IP核RAM，8位读地址8位写地址。IP核仿真`timescale1ns/1ns`defineclk_period20moduledpram_tb;regclock;reg[7:0]data;reg[7:0]rdaddress;reg[7:0]wraddress;regwren;wire[7:0]q;intege
不想秃发·2023-10-21 15:52

FPGA入门嵌入式块ram使用rom

嵌入式块ram使用为rom(只读存储器）使用PC端的signaltapii软件与FPGA内部搭建的片上逻辑分析仪连接，时刻查看FPGA内部的信号。
不想秃发·2023-10-21 15:52

FPGA入门嵌入式块RAM使用FIOF

FPGA入门嵌入式块RAM使用为FIOF（FirstInFirstOut)单时钟FIOF、双时钟FIOF（普通双时钟和混合宽度双时钟）由于单时钟FIOF只有一个时钟信号，所以可以在FPGA内部中使用单时钟
不想秃发·2023-10-21 15:52

小梅哥FPGA：嵌入式块RAM使用之FIFO

小梅哥FPGA：嵌入式块RAM使用之FIFO课程目标：学会调用QuartusⅡ软件中提供的FIFO核并通过仿真，了解其接口时序实现现象：通过QuartusⅡ软件中调用FIFO核，通过仿真来验证其接口时序一什么是
FPGA & 网络工程师 初学者·2023-10-21 15:52

ZYNQ之FPGA学习----RAM IP核使用实验

1RAMIP核介绍RAM的英文全称是RandomAccessMemory，即随机存取存储器，它可以随时把数据写入任一指定地址的存储单元，也可以随时从任一指定地址中读出数据，其读写速度由时钟频率决定Xilinx7系列器件具有嵌入式存储器结构，嵌入式存储器结构由一列列BRAM(块RAM)存储器模块组成，通过对这些BRAM存储器模块进行配置，可以实现各种存储器的功能，例如：RAM、移位寄存器、ROM以及
鲁棒最小二乘支持向量机·2023-10-21 15:52

FPGA21 嵌入式块Ram应用之Rom(Read only memory)

FPGA21嵌入式块Ram应用之Rom(Readonlymemory)模块名称：romIPCore主要功能：调用内部的资源，实现只读功能实验目的：了解这些芯片专用硬件资源的情况下，将其合理的应用到对应的系统中
没有价值的生命·2023-10-21 15:50
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