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FPGA新手入门
EDA实验-----4*4矩阵键盘与数码管显示测试(Quartus ‖)
FPGA
实验开发系统一套。三、实验原理本实验通过扫描4*4矩阵键盘的值，在数码管上显示对应
Gretel Tade
·
2023-11-20 01:02
EDA实验
计算机外设
fpga开发
EDA实验
Verilog
QuartusII
矩阵
Altera_
FPGA
时序约束及设计优化
-------------------------------------------------------------------------------------------一、Altera_
FPGA
Ctrlturtle
·
2023-11-20 01:31
FPGA
Altera
fpga
优化
时序约束
设计
VIVADO时序约束之时序例外（set_false_path）
前言当
FPGA
设计中的逻辑行为不能满足默认的时序要求时，设计者需要使用时序例外语法对该逻辑行为进行处理，例如：有些结果只需每个一个或多个时钟周期捕获一次。
Abel……
·
2023-11-20 01:00
vivado
fpga开发
FPGA
设计时序约束八、others类约束之Set_Case_Analysis
目录一、序言二、SetCaseAnalysis2.1基本概念2.2设置界面2.3命令语法2.4命令示例三、工程示例四、参考资料一、序言在Vivado的时序约束窗口中，存在一类特殊的约束，划分在others目录下，可用于设置忽略或修改默认的时序路径分析，以Vivado2022.1版本为例，主要包括以下4类二、SetCaseAnalysis2.1基本概念Setcaseanalysis（设置案例分析）命
知识充实人生
·
2023-11-20 01:30
FPGA所知所见所解
fpga开发
时序约束
SetCaseAnalysis
Vivado
嵌牛4
姓名李泽浩学号21181214372学院广州研究院转载自https://blog.csdn.net/
FPGA
Designer/article/details/88751502【嵌牛导读】本文使用UDP设计一个
李泽浩
·
2023-11-19 23:56
Critical Warning: Synopsys Design Constraints File file notfound: 'CMTT.sdc'. A Synopsys Design Cons
在使用quartusii进行
FPGA
开发时，遇到如下警告信息：CriticalWarning:SynopsysDesignConstraintsFilefilenotfound:'CMTT.sdc'.ASynopsysDesignConstraintsFileisrequiredbytheTimeQuestTimingAnalyzertogetpropertimingconstraints.Wit
亦可西
·
2023-11-19 18:04
FPGA
QuartusII
quartus
静态时序分析
时序约束
基于Zynq
FPGA
对雷龙SD NAND的测试
文章目录一、SDNAND特征1.1SD卡简介1.2SD卡Block图二、SD卡样片三、Zynq测试平台搭建3.1测试流程3.2SOC搭建四、软件搭建五、测试结果六、总结一、SDNAND特征1.1SD卡简介 雷龙的SDNAND有很多型号，在测试中使用的是CSNP4GCR01-AWM与CSNP32GCR01-AOW。芯片是基于NANDFLASH和SD控制器实现的SD卡。具有强大的坏块管理和纠错功能，
PPRAM
·
2023-11-19 18:01
基于Vivado的硬件设计
fpga开发
嵌入式硬件
硬件工程
硬件架构
FPGA
资源之LUT
资源简介二、LUT查找表资源（SLICEM、SLICEL）三、LUT资源3.1LUT资源工作原理3.2LUT资源内部结构3.3LUT功能的拓展3.4LUT硬件原语一、CLB资源简介 Xilinx7的
FPGA
PPRAM
·
2023-11-19 18:31
基于Vivado的硬件设计
fpga开发
【Synopsys Bug记录】DC综合报错（显示warning：Unable to resolve reference）
该SOC已经成功在
FPGA
上运行了，按理说在设计上是没有问题的。在反复查看综合报告与RTL设计源码后，终于解决了Bug。
PPRAM
·
2023-11-19 18:01
Synopsys
bug
fpga开发
瓷片电容、钽电容、电解电容区别---电源设计中的去耦电容应用实例
很多人搞ARM，搞DSP，搞
FPGA
，乍一看似乎搞的很高深，但未必有能力为自己的系统提供一套廉
KeFan2615
·
2023-11-19 18:15
电路分析
电脑硬件
ZYNQ7020
FPGA
如何从Flash启动的详细步骤
ZYNQ
FPGA
程序固化FLASH一、创建BOOT.bin工具vivado2017.41创建工程。包括创建工程，编写程序，添加约束。2创建一个BD文件。
硬是要得
·
2023-11-19 13:36
Vivado
嵌入式
基于
FPGA
的五子棋（论文+源码）
1.系统设计在本次设计中，整个系统硬件框图如下图所示，以ALTERA的
FPGA
作为硬件载体，VGA接口，PS/2鼠标来完成设计，整个系统可以完成人人对战，人机对战的功能。
沐欣工作室_lvyiyi
·
2023-11-19 12:58
fpga开发
单片机
嵌入式硬件
stm32
毕业设计
物联网
Hadoop大数据学习线路图-单篇
入门知识对于我们
新手入门
学习hadoop的朋友来说，首先了解一下云计算和云计算技术是有必要的。
doers123
·
2023-11-19 10:06
hadoop
hadoop
某大厂伺服驱动器量产方案
标配CANopen、高精度运动控制，高速总线通讯，主芯片28335+
FPGA
，已验证过，带can和485通讯，程序代码能自动识别电机参数、惯量识别、低频振动抑制，含MODBUS、CANopen通讯。
cooldog123pp
·
2023-11-19 09:32
其他杂项
医疗
变频器
pcb工艺
工控
电机
FPGA
react快速入门--
新手入门
到实战
react快速入门react是什么？一个声明式，高效且灵活的用于构建用户界面的JavaScript库使用React可以将一些简短、独立的代码片段组合成复杂的UI界面，这些代码片段被称作“组件”简而言之就是一个将我们页面组装框架，它方便了我们代码重用它使用jsx语法来帮我们构建页面，帮我们规范化每个组件的功能react可以实现动态渲染，实现数据实时动态更新什么是jsx在js中可以输出类似xml结构的
Mr.Lee jack
·
2023-11-19 08:32
anyscript
react.js
javascript
前端
antd
React
新手入门
之前用React几乎是从零开始敲了一个比较简单的可视化系统，所以决定在这里整理一些相关的知识点，讲就不展开讲啦，但是会附上链接。同样也是新手友好。因为我自己也是新手+菜鸟，所以讲错的地方希望大佬们轻喷。。预备知识首先用React之前还是建议大家掌握最基本的html、JavaScript还有Css。会让整个过程舒服很多。当然我自己也是边敲边熟悉的，就是用到什么了才去搜关键词细看。这里推荐几个个人觉得
小红的咸鱼粉
·
2023-11-19 08:49
react
react
FPGA
模块——IIC协议（读写PCF8591）
FPGA
模块——IIC协议（读取PCF8591）PCF8591/AT8591芯片对iic协议的使用PCF8591/AT8591芯片低功耗8位CMOS数据采集设备，4路模拟输入，1路模拟输出，分时多路复用
云影点灯大师
·
2023-11-19 07:30
fpga开发
fpga
嵌入式
[ZYNQ]开发之基于 AN108 模块的ADC 采集以太网传输
二、任务分析本实验的硬件设计部分及vitis均参照了ALINX
FPGA
ZYNQUltrascale+MPSOC教程中实验基于AN9280模块的ADC采集以太网传输，其B站视频链接如下【62】ALINXZynqMPSoCXILINX
FPGA
Laid-back guy
·
2023-11-19 06:24
ZYNQ开发之从入门到入土
fpga开发
arm开发
Zynq上用Lwip接收命令，发送数据
主要的学习资源都来自于Xilinx的官方例子，还有
FPGA
Designer同学的blog。年纪大了，一边带孩子一边学习，效率实在低。还有很多地方搞不明白，只有在以后的日子里慢慢补。
头有点晕™
·
2023-11-19 06:17
zynq
Lwip
fpga开发
嵌入式硬件
网络
LabVIEW编程开发NI-USRP
USRP是市场上最开放、最通用的SDR，可帮助工程师在主机和
FPGA
上使用各种软件开发工具构建系统。有多种选项可用于对基于SDR的系统的主机进行编程。
LabVIEW开发
·
2023-11-19 00:35
LabVIEW知识
labview
LabVIEW开发
LabVIEW
软件无线电
Verilog中双向端口（inout） 的原理和使用方法
Inout端口的实现是使用三态门，如
FPGA
中的管脚复用部分：三态门的第三个状态是高阻态Z。在实际电路中高阻态意味着响应的管脚悬空、断开。当三态
码尔泰
·
2023-11-18 21:13
fpga开发
龙芯杯
LoongArch
ISP 图像信号处理器数字IP实现
ZynqMP-ISPDemo基于KV260(ARM+
FPGA
)平台，设计实现了CIS(AR1335接在IAS1口)配置，MIPI接收，ISP处理，DP显示。3MP-RAW10@30FPS。
Ryan_bian
·
2023-11-18 20:45
Camera
fpga开发
isp
图像处理
AMD：MI300 AI加速器终于来了
AMD（NASDAQ：AMD）是一家领先的半导体公司，以其高性能CPU、GPU、
FPGA
和DPU产品组合而闻名。
松果智能
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2023-11-18 20:09
互联网
人工智能
【2021集创赛】Arm杯二等奖-基于Arm核的智慧病房手势识别方案
上海交通大学队伍名称：芯灵手巧指导老师：王琴、景乃锋参赛队员：林圣凯、林新源、莫志文总决赛奖项：二等奖1.项目概述1.1选题背景我们的选题背景是考虑到很多卧床病人不便于独自向医护人员提出护理请求，因此我们想到在
FPGA
极术社区
·
2023-11-18 18:15
IC技术竞赛作品分享
arm开发
fpga开发
Xilinx
FPGA
用户原语介绍
不同的厂商，原语不同；同一家的
FPGA
，不同型号的芯片，可以也不一样；原语类似最底层的描述方法。
亦可西
·
2023-11-17 17:23
笔记
FPGA
基础知识
xilinx
FPGA
用户原语
一文最全科普
FPGA
技术知识
FPGA
是可以先购买再设计的“万能”芯片。
EDA365电子论坛
·
2023-11-17 15:15
fpga
运动控制中的精插补和粗插补
最近每天完善这篇博客精插补是运动控制的一个主要技术点，主要由
fpga
完成，对实时性要求较高，目前国内中低端的运动控制器精插补原理基本上都参考了MCX314这个芯片，你可以大概去找一下这个芯片资料，看一下芯片内部结构
寒听雪落
·
2023-11-17 15:18
信号处理_通信原理
matplotlib
自动化
使用FDATOOL生成xilinx中FIR滤波器IP核的系数
FilterDesigner&AnalysisTool”工具界面：2、点击左下角的Setquantizationparameter，设置Filterarithmetic为Fixed-point（定点，由于有些
FPGA
weixin_30249203
·
2023-11-17 10:02
matlab
MATLAB+VIVADO设计FIR滤波器
提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录前言一、滤波器系数的生成二、
FPGA
的实现1.FIR滤波器IP核2.导入参数总结前言数字信号处理中需要用到FIR滤波器进行一些滤波处理或加窗
judas1801
·
2023-11-17 10:58
fpga
matlab
【Python爬虫】
新手入门
案例教学（一）：爬取豆瓣电影排行有关信息
前言本文的文字及图片来源于网络且仅供学习、交流使用,不具有任何商业用途,如有问题请及时联系我以作处理。基本开发环境Python3.6Pycharm相关模块的使用requestsparselcsv安装Python并添加到环境变量，pip安装需要的相关模块即可。爬虫基本思路一、明确需求爬取豆瓣Top250排行电影信息电影名字导演、主演年份、国家、类型评分、评价人数电影简介二、发送请求Python中的大
魔王不会哭
·
2023-11-17 10:17
python
编程
python
爬虫
开发语言
编程语言
计算机网络
FPGA
20个例程篇：9.DDR3内存颗粒初始化写入并通过RS232读取（上）
DDR3颗粒作为当前较为常见的一种储存器，在计算机和嵌入式产品中得到广泛应用，尤其是在涉及到大数据量交互的场合，在
FPGA
领域比如视频加速处理、AD高速采集、PCIE上位机开发、SFP万兆光口传输等，几乎都能看到
青青豌豆
·
2023-11-17 07:07
FPGA
20个例程
fpga开发
ZYNQ-RAM
RAM是
FPGA
中常用的基础模块，可广泛应用于缓存数据。本实验主要介绍RAM的读写操作。
冬日暖杨杨
·
2023-11-17 04:07
fpga开发
ZYNQ之
FPGA
片内RAM读写测试实验
文章目录前言一、添加RAMIP核二、编写测试程序三、添加ILA四、分配管脚五、Simulator仿真六、硬件调试总结前言本实验的主要内容是介绍如何使用
FPGA
内部的RAM以及程序对该RAM数据的读写操作
西岸贤
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2023-11-17 03:36
zynq
zynq
【ZYNQ】从入门到秃头07
FPGA
片内 RAM && ROM 读写测试实验
文章目录
FPGA
片内RAM读写测试实验实验原理创建Vivado工程RAM的端口定义和时序测试程序编写VerilogIO约束Testbeachsimulation仿真板上验证添加ILAIP核生成bitstream
FPGA
“逛丢一只鞋”
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2023-11-17 03:05
ZYNQ
fpga开发
ZYNQ 通过GP总线读取PL端RAM存储的数据
2，SRAM介绍（双端口RAM结构）Xilinx的ZYNQ内部
FPGA
是virtex7系列，内部有32KB的BlockMemory，
寒听雪落
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2023-11-17 03:35
ZYNQ&
FPGA
RAM IP核实验
RAMIP核介绍RAM的英文全称是RandomAccessMemory，即随机存取存储器，它可以随时把数据写入任一指定地址的存储单元，也可以随时从任一指定地址中读出数据，其读写速度是由时钟频率决定的。RAM主要用来存放程序及程序执行过程中产生的中间数据、运算结果等。
Nadukab
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2023-11-17 03:34
fpga
嵌入式硬件
verilog
【
FPGA
】RAM伪双端口
【
FPGA
】RAM伪双端口一、RAM1、什么是RAM2、作用3、读写速率4、ZTNQ7020blockRAM资源5、数据宽度配置6、端口介绍二、RAM配置1、配置界面介绍：2、参数设置三、RAM驱动方法
杜宇听澜
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2023-11-17 03:34
fpga开发
（二）
FPGA
IP核使用教程——单端口RAM
文章目录（二）
FPGA
IP核使用教程——单端口RAM0致读者1实验任务2RAM简介3程序设计3.1RAMIP核配置3.2时序图详解3.3顶层模块设计3.3.1代码编写3.4RAM读写模块设计3.4.1绘制波形图
ChinaRyan666
·
2023-11-17 03:31
Ryan的FPGA学习笔记
fpga开发
tcp/ip
【
FPGA
】zynq 单端口RAM 双端口RAM 读写冲突 写写冲突
RAMRAM读写分类RAM原理及实现RAM三种读写模式不变模式写优先读优先单端口RAM伪双端口RAM真双端口RAM读写冲突和写写冲突读写冲突写写冲突总结：RAMRAM的英文全称是RandomAccessMemory，即随机存取存储器，简称随机存储器，它可以随时把数据写入任一指定地址的存储单元，也可以随时从任一指定地址的存储单元中读出数据，其读写速度是由时钟频率决定的。具体的分类讲解可以看SDRAM
Z小旋
·
2023-11-17 03:29
【FPGA】
fpga开发
RAM
读写冲突
双端口RAM
写写冲突
适合
新手入门
/进阶提升，AI学习叠满BUFF~
昇腾全新推出AscendC系列视频课程，通过这门课程的学习，您将掌握AscendC编程语言的核心概念和技巧，了解如何编写高性能AI算子，并利用华为昇腾AI处理器加速您的AI应用。从入门到进阶，让您随时随地开启学习之旅！为什么要学习AscendC编程语言深度学习算法由一个个计算单元组成，我们称之为算子，在AI网络模型中，算子对应层或节点的计算逻辑，例如卷积层是一个算子、全连接层中的权值求和过程也是一
昇腾CANN
·
2023-11-17 03:04
人工智能
学习
为什么很多人从
FPGA
转IC前端岗?哪个前景好？
很多入行不久的朋友潜意识里会认为
FPGA
是很高深的东西，能掌握
FPGA
的一定都是极其厉害的人。其实，这是一个误解。
IC修真院
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2023-11-17 01:49
IC学习指南
fpga开发
IC
芯片设计
数字IC
FPGA
——基于IIC协议的EEPROM功能实现
目录一、EEPROM介绍二、I2C协议2.1简介2.2I2C总线协议2.2.1开始与停止条件2.2.2地址帧2.2.3数据帧三、EEPROM24C02芯片3.1写时序3.2读时序四、核心代码4.1I2C协议4.1.1逻辑图4.1.2相关代码4.2EEPROM读写控制模块4.2.1原理框图4.2.2相关代码五、总结一、EEPROM介绍EEPROM（ElectricallyErasableProgra
草木的FPGA学习之旅
·
2023-11-16 23:17
fpga开发
FPGA
学习笔记——IIC总线解析及三态门
简介IIC（Inter-IntegratedCircuit）其实是IICBus简称，所以中文应该叫集成电路总线，它是一种串行通信总线，使用多主多从架构。它有两根线，一根时钟线SCL，一根数据线SDA，半双工串行同步通信。设备空闲状态：高电平因为高电平可以检测设备的好坏。起始位：时钟线高的时候，数据线拉低；停止位：时钟线高的时候，数据线拉高。在起始信号产生之后，总线就处于被占用的状态，在终止信号产生
蓝藻F
·
2023-11-16 23:11
fpga开发
学习
笔记
FPGA
/数字IC求职笔试面试(1)之IIC协议详解
FPGA
/数字IC求职笔试面试(1)之IIC协议详解文章目录
FPGA
/数字IC求职笔试面试(1)之IIC协议详解前言一、概述：二、具体协议1.先来大致猜测2.IIC协议时序三、协议实现步骤(以读写EEPROM
Dawn_yuan
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2023-11-16 23:41
FPGA开发/数字IC求职系列
fpga开发
单片机
硬件工程
驱动开发
FPGA
模块——HDMI输出模块
FPGA
模块——HDMI输出模块数据点rgb输出模块视频帧驱动模块1.TMDS编码模块2.编码数据并转串模块（原语/IP核）3.异步复位，同步释放模块4.集成编码+并转串+差分+复位模块的HDMI接口使用
云影点灯大师
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2023-11-16 23:05
FPGA
fpga开发
FPGA
模块——串口发送和接收模块
FPGA
模块——串口模块发送代码接收代码管脚约束发送代码1.使用发送模块使用这个模块需要output一个发送端口outputuart_txd，//UART发送端口/*------------------
云影点灯大师
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2023-11-16 23:35
FPGA
fpga开发
fpga
FPGA
——IP核 基础操作
FPGA
——IP核基础操作IP核例化模块时钟IP核RAMIP核IP核例化模块找到模版加入代码中时钟IP核配置模式功能配置输入时钟输出配置RAMIP核
云影点灯大师
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2023-11-16 23:34
FPGA
fpga开发
fpga
嵌入式
嵌入式硬件
FPGA
模块——IIC协议（
FPGA
做主机操作24C64）
FPGA
模块——IIC协议（
FPGA
做主机操作24C64）EEPROM（24C64）向器件写数据时序向器件读数据时序IIC协议
FPGA
主机代码IIC读寄存器驱动（指定地址单次读写）EEPROM（24C64
云影点灯大师
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2023-11-16 23:59
fpga开发
fpga
【正点原子
FPGA
连载】 第二十八章OV5640 DP显示实验 摘自【正点原子】DFZU2EG_4EV MPSoC之嵌入式Vitis开发指南
1）实验平台：正点原子MPSoC开发板2）平台购买地址：https://detail.tmall.com/item.htm?id=6924508746703）全套实验源码+手册+视频下载地址：http://www.openedv.com/thread-340252-1-1.html第二十八章OV5640DP显示实验在前面的例程中大家学习了DP的彩条显示和从SD卡中读取图片显示都是比较简单的例程。本
正点原子
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2023-11-16 21:39
正点原子
fpga开发
AXI三种接口及DMA DDR XDMA介绍（应用于vivado中的ip调用）
一、AXI——高级可扩展接口（UG1037）参考资源：【SDK篇_58~62_AXI接口简介【Xilinx】+【Vivado】+【AXI4总线】+【
FPGA
】-哔哩哔哩】关于AXI握手过程都讲解的很细致
LessIsMore/
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2023-11-16 21:34
硬件
fpga开发
ip
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