TimeScale

[RS] 制作问题记录

1、时间冻结遇上卡顿，战斗表现与逻辑脱节1.1做法设定时间冻结：Time.timeScale=0冻结与恢复的控制：用UnScaledFrameTimer执行战斗逻辑：用ScaledFrameTimer驱动冻结效果
_Walker__·2024-09-15 09:37

fpga图像处理实战-双线性插值算法

FPGA实现`timescale1ns/1ps////Company://Engineer:////CreateDate:2024/08/2919:10:23//DesignName://ModuleName
梦梦梦梦子~·2024-09-06 06:54

fpga图像处理实战-中值滤波

FPGA实现`timescale1ns/1ps////Co
梦梦梦梦子~·2024-09-02 11:45

fpga图像处理实战-双线性插值算法（任意比例）

FPGA实现`timescale1ns/1ps////Company://Engineer:////CreateDate:2024/08/3114:48:47//DesignName://ModuleName
梦梦梦梦子~·2024-08-31 21:54

fpga图像处理实战-图像旋转

FPGA实现`timescale1ns/1ps////Company://Engineer:////CreateDate:2024/08/2512:56:19//DesignName://ModuleName
梦梦梦梦子~·2024-08-25 23:13

fpga图像处理实战-开运算

先腐蚀后膨胀FPGA实现`timescale1ns/1ps////Company://Engineer:////CreateDate:2024/08/2222:00:36//DesignName://ModuleName
梦梦梦梦子~·2024-08-25 23:38

fpga图像处理实战-垂直镜像（二）

FPGA实现`timescale1ns/1ps////Company://Engineer:////CreateDate:2024/08/2018:47:24//DesignName://ModuleName
梦梦梦梦子~·2024-08-23 08:41

fpga图像处理实战-对角镜像

FPGA实现`timescale1ns/1ps////Company://Engineer:////CreateDate:2024/08/2120:08:47//DesignName://ModuleName
梦梦梦梦子~·2024-08-23 08:41

fpga图像处理实战-YCBCR转RGB

0.344*(U-128)-0.714*(V-128)=Y-0.344*CB-0.714*CR+1.058*128B=Y+1.772*(U-128)=Y+1.772*CB-1.772*128FPGA实现`timescale1ns
梦梦梦梦子~·2024-08-23 08:41

基于FPAG的UDP数据包的收发

收`timescale1ns/1ps////Modulename:udp_rcv//Projectname://Targetdevice://Author:lixiongxiong//CreateDate
fpga和matlab·2024-02-14 00:09

Vivado-IP核

Vivado-IP核主程序`timescale1ns/1ps////moduleip_clk_wiz(inputsys_clk,inputsys_rst_n,outputclk_out1,outputclk_out2
Les baleines tombent·2024-02-06 20:07

vivado如何实现在线调试功能（ILA）逻辑分析仪

项目建立项目说明我建立的就是一个流水灯的文件，最简单的方案，我要监测我的tiemr的变化，和灯的变化的情况.v文件`timescale1ns/1ps////Company://Engineer:////
没有水杯和雨伞的工科男·2024-02-06 08:17

基于FPGA的图像最近邻插值算法verilog实现,包括tb测试文件和MATLAB辅助验证

部分核心程序4.算法理论概述5.算法完整程序工程1.算法运行效果图预览将FPGA数据导入matlab显示图片，效果如下：2.算法运行软件版本vivado2019.2，matlab2022a3.部分核心程序`timescale1ns
简简单单做算法·2024-02-06 07:01

Verilog实现上升、下降沿检测 FPGA

Verilog实现上升、下降沿检测源文件`timescale1ns/1psmoduletop(inputclk,//时钟信号inputrst_n,//复位信号，低电平有效inputsignal//待检测信号
四臂西瓜·2024-02-01 10:19

【AG32VF407】国产MCU+FPGA Verilog双边沿检测输出方波

双边沿检测输出方波实验过程本次使用使用AG32VF407开发板中的FPGA，使用双clk的双边沿进行检测，同步输出方波同时可以根据输出的方波检测clk的频率，以及双clk的相位关系，如下为verilog代码`timescale1ns
LitchiCheng·2024-02-01 10:18

「HDLBits题解」Verification: Writing Testbenches

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Tb/clock-HDLBits`timescale1ps/1psmoduletop_module
UESTC_KS·2024-02-01 10:25

vivado 除法器ip核的使用

vivado除法器ip核的使用1IP例化2源文件3结果1IP例化2源文件top`timescale1ns/1ps//**AlgorithmType：选择不同的算法模式，其中Radix2为常用的模式，LutMult
ML__LM·2024-01-29 13:08

题解 | #The Number Of Black Edges#

面试官说数字马力复试聊了半个小时，聊的挺不错，这周出结果ps:许愿美团hr面，美团你快要我了吧[牛泪]题解|#同步FIFO#`timescale1ns/1ns/*********************
huaxinjiayou·2024-01-20 01:39

基于FPGA的图像双边滤波实现,包括tb测试文件和MATLAB辅助验证

双边滤波的特性4.3FPGA实现架构5.算法完整程序工程1.算法运行效果图预览将FPGA数据导入到matlab对比测试：2.算法运行软件版本vivado2019.2matlab2022a3.部分核心程序`timescale1ns
简简单单做算法·2024-01-19 20:54

移位运算与乘法

移位运算与乘法题目描述已知d为一个8位数，请在每个时钟周期分别输出该数乘1/3/7/8,并输出一个信号通知此时刻输入的d有效（d给出的信号的上升沿表示写入有效）信号示意图波形示意图`timescale1ns
傻童:CPU·2024-01-16 22:19

FPGA边沿检测

`timescale1ns/1psmoduleedge_detect(inputrst,//异步复位信号，低电平有效inputclk,//系统时钟信号i
我来挖坑啦·2024-01-14 11:33

电子计时器Verilog代码远程云端平台Quartus

电子计时器要求同时可以用一个开关控制来记录三组时间并显示；三组记录时间通过各自的开关可以控制其暂停和开始数码管显示计时时间本代码已在远程云端平台验证，远程云端平台如下，其他远程云端平台可以修改管脚适配：部分代码展示:`timescale
FPGA代码库·2024-01-13 04:58

FPGA图形化前仿真

创建HDLwrapper；2.要是该文件不是顶层（setastop），则需要把文件置于顶层二.综合1.综合的目的主要是排除语法的错误；2.内存使用和性能进行了优化等等三.写前仿真激励文件四.测试文件`timescale1ns
我来挖坑啦·2024-01-11 19:19

aes_128加解密测试代码。

`timescale1ns/1nsmoduleaes_top_tb();regclk,rst_n;regdecrypt,start;reg[127:0]din;reg[127:0]key;wireready
wyong0306·2024-01-11 08:28

计算平均数

1、计算平均数模块`timescale1ns/1psmoduleAve(Clk,Rst_n,s,Data,ER,w0,w1,Done,R,Q);parametern=8;inputClk,Rst_n,s
第31颗流星·2024-01-11 08:12

[技术干货] 时序数据库timescaleDB安装

cmake3.4以上的版本TimescaleDB目前只支持PostgreSQL9.6.3+，10.9+或11.4+一、postgresql11部署1、安装cmake解压cmake-v3.8.2.zip[root@Timescale
乐维_lwops·2024-01-08 09:26

Verilog学习记录

Verilog数据类型2.2.1线网（wire）2.2.2寄存器（reg）（三）Verilog操作符（四）Verilog编译指令2.4.1`define,`undef2.4.2`elsif,`else2.4.3`timescale2
好啊啊啊啊·2024-01-08 07:34

「Verilog学习笔记」任意奇数倍时钟分频

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmoduleclk_divider#(parameterdividor=5)
KS〔学IC版〕·2024-01-06 11:20

「Verilog学习笔记」编写乘法器求解算法表达式

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmodulecalculation(inputclk,inputrst_n,
KS〔学IC版〕·2024-01-06 07:38

AXI_DATAMOVER的控制接口

`timescale1ns/1nsmoduletest_dm;regclk=0,rst=0,bus_wr=0;reg[1:0]bus_addr=0;reg[31:0]bus_din=0;wire[31:
mcupro·2024-01-04 19:44

【FPGA/verilog -入门学习16】fpga状态机实现

这个序列码检测机用于检索连续输入的1bit数据（每个时钟周期输入1bit），当检测到一串“101100”的输入数据时，产生一个时钟周期的高脉冲指示信号状态图//实现状态机切换//101100//完成切换后，输出高脉冲`timescale1ns
王者时代·2024-01-03 17:06

【FPGA/verilog -入门学习15】vivado FPGA 数码管显示

//实现承有数码管显示1`timescale1ns/1psmodulevlg_74hc595_v(inputi_clk,input
王者时代·2024-01-03 17:34

「Verilog学习笔记」异步复位同步释放

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmoduleali16(inputclk,inputrst_n,inputd
KS〔学IC版〕·2024-01-03 13:35

「Verilog学习笔记」乘法与位运算

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网观察乘数的特点：1111_1011=1_0000_0000-1-100`timescale1ns/1nsmoduledajiang13
KS〔学IC版〕·2024-01-03 13:04

「Verilog学习笔记」串行进位加法器

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmoduleadd_4(input[3:0]A,input[3:0]B,inputCi
KS〔学IC版〕·2024-01-03 13:03

12.31信号位宽转换（整数，非整数），时钟分频（奇数，偶数，任意小数，占空比），自动售货机（1，2），游戏机

非整数倍数据位宽转换8to12所谓非整数倍，就是利用一个cnt去周期性决定寄存器里怎么输出，这个cnt的值，是最小公倍数寄存器就正常的寄存，怎么输入怎么寄存`timescale1ns/1nsmodulewidth
CQU_JIAKE·2024-01-02 02:16

关于Unity游戏开发场景切换：Time.timeScale的捣乱

在制作场景切换功能的时候，我用的是SceneManager.LoadScene函数，从主界面场景切换到关卡1场景，从关卡1场景切换到关卡2场景都是没有问题的。但是，当我在点击Pause按钮来到暂停界面，点击BackMenu按钮准备回到主界面场景时，只显示了一片空白，场景没有被完全加载。我的代码是这样的：usingSystem.Collections;usingSystem.Collections.
米芝鱼·2024-01-01 17:31

VCD Value Change Dump格式解析

$date»ThuDec2822:28:332023$end$version»IcarusVerilog$end$timescale»1ps$end$varreg1!e_clk$end$
yvee·2024-01-01 12:32

12.21自动售货机，单物品，多物品

自动售货机if朴素方法一种思路是用寄存器cnt记录已有的最小单位货币量，这里就是0.5当d1时，cnt+1;d2时，cnt+2;d3时，cnt+4;`timescale1ns/1nsmoduleseller1
CQU_JIAKE·2023-12-31 21:44

12.30序列检测（重叠、不重叠、连续、不连续、含无关项）——移位寄存器，状态机；状态机（二段式，三段式）

状态机-重叠序列检测`timescale1ns/1nsmodulesequence_test2(inputwireclk,inputwirerst,inputwiredata,outputregflag
CQU_JIAKE·2023-12-31 21:14

【FPGA/verilog -入门学习14】vivado FPGA按键消抖

//led流水1s//1，按键触发变化，上升沿or下降沿，都清除计数//2，当20ms计数到来时，加载一次按键状态，如果中途有按键变化，清除计数`timescale1ns/1psmodulevlg_design
王者时代·2023-12-31 12:30

【FPGA/verilog -入门学习13】verilog 1s流水灯实验

//led1S实验//使用分屏实验1s计数`timescale1ns/1psmodulevlg_design(inputi_clk,inputi_rest_n,input[7:0]key,outputreg
王者时代·2023-12-31 12:59

「Verilog学习笔记」序列检测器（Moore型）

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmoduledet_moore(inputclk,inputrst_n,inputdin
KS〔学IC版〕·2023-12-31 07:38

「Verilog学习笔记」十六进制计数器

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmodulecounter_16(inputclk,inputrst_n,outputreg
KS〔学IC版〕·2023-12-31 07:08

「Verilog学习笔记」 脉冲同步器（快到慢）

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网`timescale100ps/100psmodulepulse_detect(inputclka,inputclkb
KS〔学IC版〕·2023-12-31 07:34

unity暂停游戏,退出游戏

Time.timeScale=0;2.继续游戏。Time.timeScale=1;3.重新开始。
我在玩·2023-12-28 20:39

「Verilog学习笔记」状态机与时钟分频

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网状态机写法`timescale1ns/1nsmodulehuawei7(inputwireclk,inputwirerst
KS〔学IC版〕·2023-12-27 18:29

「Verilog学习笔记」时钟切换

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmodulehuawei6(inputwireclk0,inputwireclk1
KS〔学IC版〕·2023-12-26 09:35

德州仪器2024届校招 FAE&；AE&；TSE

题解|#游戏机计费程序#`timescale1ns/1nsmodulegame_count(inputrst_n,//异位复位信号，低电平有效地平线24届校招提前期正式开启【关于地平线】地平线是行业领先的高效能智能驾驶计算方案提供商
愤怒的小青春·2023-12-26 00:59

全面解读《State of PostgreSQL 2023》报告

本文由CloudberryDatabase社区根据Timescale发布的2023年最新《StateofPostgreSQL》英文版报告整理而成。
HashData酷克数据·2023-12-26 00:52
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