VHDL

关于栈和局部变量的问题

早上看一篇文章联想起栈和局部变量的事情，虽然知道，但一直没有亲眼见到怎么回事1.有时候编译器会优化掉变量（就像VHDL综合掉没有出口的信号和触发器） 2.编译器似乎提前知道判断条件结果 3.对于子函数，
zssmcu·2011-03-20 10:00

关于FPGA学习的几个问题

在语言方面，建议初学者学习Verilog语言，VHDL语言语法规范严格，调试起来很慢，Ver
farsight2009·2011-03-07 18:00

状态机实践入门

还希望大家不要条件反射式的看到状态机就以为我要讲什么VHDL的东西——状态机是一种思维模式，是计算机理论的立足之本（不相信请参考清华大学出版社的《自动机理论与应用》）—
haozi_1989·2011-03-05 22:00

rtl code

RTLcode:Register-Transfer-Levelcode,通常由VHDL/verilog两种语言进行描述Dataflowmodelsofcombinationallogicdescribeconcurrentoperationsonsignals
engerled·2011-03-02 11:00

CPLD被STM32读写VHDL程序

的读写操作--测试功能如下：--向0x05地址写入0x01,LED灯停止闪烁，写入其他数据闪烁继续--0x03,0x04寄存器为定值，可以通过STM32读取然后使用串口输出看看是否一致 --文件名：AD.vhdlibraryieee
haozi_1989·2011-01-23 19:00

郁闷了，硬件和软件

看来虽然软件开发周期和简易性都比较好，不过有些东西还是不能和硬件编程VHDL相比。      Forexample：算法的并行性和速度瓶颈。---->
shaoguangleo·2010-11-18 09:00

Modelsim 调试Library unisim not found.的解决办法

/xilinx/vhdl/unisim".#Nosuchfileordirectory.#ERROR:serial.vhdl(8):Libraryunisimnotfound.
C/C++/MATLAB/JAVA·2010-10-14 16:00

关于 VHDL 的信号和变量

前几天做课设，要用VHDL这种怪异的硬件语言。我的经验是：对于VHDL不能按照常规的编程语言的执行方式来理解。这篇日志就算是我对已经会其他编程语言的人写VHDL程序的一点经验总结。 
shell_picker·2010-10-05 14:00

VHDL并行语句于顺序语句的理解

VHDL的并行语句用来描述一组并发行为，它是并发执行的，与程序的书写顺序无关。
r91987·2010-10-02 15:00

有空想写一篇关于语言之争的文章

自学的学校老师教的多年3Delphi/Pascal做过项目多个2年时间4C#做过.net项目1个1年多时间5Java多个3年时间多个项目使用6 HTML/JavascriptWeb必备的多个项目使用7VHDL
longronglin·2010-09-17 21:00

VHDL——4层电梯系统设计

我们伟大的数字逻辑老师出了一个伟大的课题让我们写一个电梯系统的课程设计。这个课设实在是太“高明”了，我不得不分享一下~~首先让我们来看看老师给出的需求：是一幅设计图这个设计中有很多搞人的地方：比如那个“置入”键的设定，听过这个设计的所有童鞋表示跟不上老师的节奏，压力很大。。。。。。还有那个两层楼间需要8秒，记过估算这个电梯平均每秒上升0.5米，从一楼
rangercyh·2010-09-17 01:35

VHDL——4层电梯系统设计

我们伟大的数字逻辑老师出了一个伟大的课题让我们写一个电梯系统的课程设计。这个课设实在是太“高明”了，我不得不分享一下~~首先让我们来看看老师给出的需求：是一幅设计图这个设计中有很多搞人的地方：比如那个“置入”键的设定，听过这个设计的所有童鞋表示跟不上老师的节奏，压力很大。。。。。。还有那个两层楼间需要8秒，记过估算这个电梯平均每秒上升0.5米，从一楼
rangercyh·2010-09-17 01:35

VHDL——4层电梯系统设计

我们伟大的数字逻辑老师出了一个伟大的课题让我们写一个电梯系统的课程设计。这个课设实在是太“高明”了，我不得不分享一下~~首先让我们来看看老师给出的需求：是一幅设计图这个设计中有很多搞人的地方：比如那个“置入”键的设定，听过这个设计的所有童鞋表示跟不上老师的节奏，压力很大。。。。。。还有那个两层楼间需要8秒，记过估算这个电梯平均每秒上升0.5米，从一楼
rangercyh·2010-09-17 01:35

基于FPGA的VHDL时钟程序

基于FPGA的VHDL的时钟程序，可用按键控制较时,有秒闪,调时指示! 
followingturing·2010-09-02 14:00

转RTL设计推荐的各步骤 推荐工具 适合VHDL verilog

废话不多说现在开始说明对于初学者，建议使用如下流程1coding时候的工具推荐ultraedit+（VHDL,verilog语法高亮补丁)2debug工具使用nova
ecstasy1_0·2010-07-22 10:00

Modelsim使用详解(一)

一、概述ModelSim能够对VHDL、Verilog、System
华清远见·2010-07-20 17:57

Modelsim使用详解(一)

一、概述ModelSim能够对VHDL、Verilog、System
华清远见·2010-07-20 17:57

VHDL之Quartus简介

 1.        流程这里我们使用Quartus8.0来做演示2.        步骤1)        新建一个工程Ø 新建工程在D:\下新建一个目录，目录名为project启动Quartus8.0集成开发环境，选择【File】->【NewprojectWizard…】Ø 输入工程信息输入工程保存目录，工程名为test。顶层实体名为test_add2Ø 选择设备类型根据所使用的不同的试验箱选
活不明白·2010-07-17 21:34

VHDL之Quartus简介

 1.        流程这里我们使用Quartus8.0来做演示2.        步骤1)        新建一个工程Ø 新建工程在D:\下新建一个目录，目录名为project启动Quartus8.0集成开发环境，选择【File】->【NewprojectWizard…】Ø 输入工程信息输入工程保存目录，工程名为test。顶层实体名为test_add2Ø 选择设备类型根据所使用的不同的试验箱选
活不明白·2010-07-17 21:34

VHDL之Quartus简介

1.流程这里我们使用Quartus8.0来做演示2.步骤1)新建一个工程Ø新建工程在D:\下新建一个目录，目录名为project启动Quartus8.0集成开发环境，选择【File】->【NewprojectWizard…】Ø输入工程信息输入工程保存目录，工程名为test。顶层实体名为test_add2Ø选择设备类型根据所使用的不同的试验箱选择不同的器材系列以及型号，这里使用的是FLEX10K系列
活不明白·2010-07-17 21:34

Modelsim 教程

第一次執行程式時，可以從[開始][程式集]ModelSimSEModelSim；或是執行ModelSim在桌面的捷徑  在Library標籤頁中，展開各Library就可以看到其下含的所有Package(forVHDL
henhen2002·2010-07-05 06:00

Special documentation blocks for doxygen

stylecommentblockwithsomeadditionalmarkings,sodoxygenknowsitisapieceofdocumentationthatneedstoendupinthegenerateddocumentation.ForPythonandVHDLcodethereareadifferent
colinchan·2010-07-01 17:00

Verilog例化时的参数传递

【原文】http://www.fpganotes.com/post/32/ 类似VHDL的Generic语句，Verilog也可以在例化时传递参数例子见http://sutherland-hdl.com
xmind·2010-06-22 11:00

分析Verilog版的step模块的原理图

我对他抱怨说VHDL的语法太烦人了，大哥说那就用Verilog啊，我说可是学院派的人都用VHDL，我不好太标新立异。     
liaoxinmeng·2010-05-18 22:00

嵌入式开发知识入门路线图

第二步:SOPC技术,一般为FPGA,CPLD开发,利用VHDL等
biaoboy·2010-05-06 16:11

嵌入式开发知识入门路线图

第二步:SOPC技术,一般为FPGA,CPLD开发,利用VHDL等
biaoboy·2010-05-06 16:11

有关testbench编写

有关testbench编写有关利用VHDL写testbench详见《VHDL写TESTBENCH.pdf》一文。
xufuyuan·2010-04-30 11:00

FPGA工程师必上的论坛

强烈推荐http://www.fpga4fun.com/-外文EDAIndustryWorkingGroups好像是官方网站,大量的相关资料与链接. http://www.vhdl.org/-外文FPGA
不知道·2010-04-15 21:00

我的FPGA学习历程

废话不说了，下面进入正题，学习FPGA我主要经历了这么几个阶段：   ①、VHDL和Verilog语言的学习，熟悉VHDL和Verilog语言的各种语法。   ②、FPGA的学习，熟悉Q
fengyunjh·2010-04-15 13:00

WinCE5.0入门全程导学！（开发环境建立+流驱动开发）

我熟悉AVR单片机，使用过ATmega16单片机大部分功能，如4X4键盘、UART、SPI、I2C、Timer、PWM等等，接触过DSP芯片TMS320C54X，懂得VHDL语言，简单使用过LPC2131
jbb0523·2010-04-10 16:00

VHDL中的BUFFER的使用

VHDL中BUFFER与INOUT有什么区别呢?
henhen2002·2010-03-04 08:00

FPGA/CPLD控制串口（VHDL版）

本文已搬家至【嵌入式开发】FPGA/CPLD控制串口（VHDL版） 
gnuhpc·2010-03-03 15:00

VHDL数据类型的转换

在VHDL程序中,不同类型的对象不能代入,因此要进行类型转换.类型转换的方法有:(1)类型标记法.用类型名称来实现关系密切的标量类型之间的转换.例如:VARIABLEx:INTEGER;VARIABLEy
henhen2002·2010-02-24 14:00

[zz]单片机入门的几点建议

单片机的重要性在后PC时代逐渐加重了，现在更多的电子设计者和爱好者讨论最多的话题莫过于嵌入式系统的设计，C51、VHDL、RTOS、CPLD、FPGA、DSP、ARM已是当今挂在电子工程师嘴边最多的几个词
zhangluli·2010-01-08 22:00

FPGA 设计技巧（1）

VHDL设计是行为级的设计，所带来的问题是设计者的设计思考与实际电路结构是相脱节的。
xufuyuan·2009-12-25 10:00

ASIC开发设计流程

使用语言：VHDL/verilogHDL2. 
bisword·2009-12-11 14:00

有关FPGA网口的开发（nios版）《一》

     对于nios的网口开发相对于直接用VHDL语言编写网口驱动要简单很多，依靠我的项目的，研究了nios很久，现在将其整理一下以便大家共享。    
xufuyuan·2009-11-11 14:00

FPGA/IC设计入门

实际上就是如何把我们从课堂上学到的逻辑电路使用原理图(很少有人用这个拉)，或者硬件描述语言(Verilog/VHDL)来实现，或许你觉得这太简单了，其实再复杂的设计也就是用逻辑门电路搭起来的。
yuqix·2009-10-22 19:19

FPGA/IC设计入门

实际上就是如何把我们从课堂上学到的逻辑电路使用原理图(很少有人用这个拉)，或者硬件描述语言(Verilog/VHDL)来实现，或许你觉得这太简单了，其实再复杂的设计也就是用逻辑门电路搭起来的。
yuqix·2009-10-22 19:19

Functional Programming in VHDL

VHDL是一种硬件描述语言。
EQualizer·2009-10-16 22:00

VHDL设计Mealy状态机的模板，识别序列1100100

LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYdetectorIS  PORT(clk,x:INSTD_LOGIC;  mk:OUTSTD_LOGIC);ENDdetector;ARCHITECTURExdetectorOFdetectorIS  TYPEstatesIS(s0,s1,s2,s3,s4,s5,s6,s7); SIGNALstate:sta
iamoyjj·2009-10-06 22:00

modelsim do文件

针对语言为vhdl。好了，首先我
politefish·2009-09-25 12:00

Quartus常见错误及警告分析

   1Warning:VHDLProcessStatementwarningatrandom.vhd(18):signalresetisinstatement,butisnotin  sensitivitylist
politefish·2009-09-23 22:00

基于FPGA/CPLD设计与实现UART(VHDL)

http://www.dzkf.cn/html/EDAjishu/2007/0508/2048_2.html1引言      由于微电子学和计算机科学的迅速发展，给EDA(电子设计自动化)行业带来了巨大的变化。特别是进入20世纪90年代后，电子系统已经从电路板级系统集成发展成为包括ASIC、FPGA/CPLD和嵌入系统的多种模式。可以说EDA产业已经成为电子信息类产品的支柱产业。EDA之所以能蓬勃
politefish·2009-09-14 11:00

基于FPGA/CPLD应用设计的23点经验总结——关于VHDL代码风格

摘自《FPGA/CPLD应用设计200例》对所有的信号名、变量名和端口名都用小写，对常量名和由用户定义的类型用大写。使用有意义的信号名、变量名、端口名和参数名。信号名长度不要太长，力求简洁明了。对于时钟信号使用clk作为信号名或信号名的前缀（当设计中存在多个时钟时）。对来自同一驱动源的信号，在不同的子模块中采用相同的名字。这要求在芯片总体设计时就定义好顶层子模块间连线的名称，端口和连接端口的信号尽
formerman·2009-09-09 16:00

串口通信 UART通信之VHDL描述

串口通信UART通信之VHDL描述EDA(VHDL)  2008-06-1214:53  阅读614   评论3 字号：大大 中中 小小串口通信UART通信libraryIEEE;useIEEE.STD_LOGIC
politefish·2009-09-09 10:00

从Verilog到VHDL

Postedby:shinemoonFiledunder:技术从学校里开始,我所接触的就一直是VerilogHDL而非更老牌的VHDL,而且后续接触的项目中也多半是Verilog的用户，坦白的讲，Verilog
politefish·2009-09-07 10:00

代码统计打折率

 语言打折率ASM1.44C/C++1Java0.7SQL0.62JSP0.7HTML0.35XML0.7JS0.7SHELL1VHDL1Python0.7VB0.8Delphi0.8Bat1
慢慢来·2009-08-21 23:00

VHDL键盘消抖动电路原理图及4×4键盘完整代码

消抖动电路（一）                         消除抖动电路图中的做法是，先将按键的信号，引致Key脚，其中CP是电路的时钟脉冲信号（应视为取样信号，约为8ms左右）。Key信号经过两级的D触发器延迟后，然后用RS触发器处理。此处RS触发器前端连接与非门的处理原则是：1、因为一般人的按键速度至多是10次/秒，即一次按键时间是100ms，所以按下的时间可估算为50ms。以取样信号C
qidaimengxing·2009-08-07 17:00

SOPC自己的小小经验

1.如何在Quartus把VHDL文件转化为电路原理图BDF文件?
hao_lei·2009-07-29 00:00
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