VHDL

VHDL中的signal和variable探讨

（原创）VHDL中的signal和variable探讨 本文通过一个实际的例子来对比signal和variable的不同。
hbd1986·2009-07-04 19:00

Modelsim使用详解(一)

一、概述ModelSim能够对VHDL、Verilog、SystemV
farsight2009·2009-07-02 09:00

关于FPGA学习的几个问题

在语言方面，建议初学者学习Verilog语言，VHDL语言语法规范严格，调试起来很慢，Veri
farsight2009·2009-06-14 11:00

Quartus常见警告和错误

 1Warning:VHDLProcessStatementwarningatrandom.vhd(18):signalresetisinstatement,butisnotinsensitivitylist
hbd1986·2009-05-25 21:00

fpga开发流程

通常VHDL文件保存为.vhd文件
joewolf·2009-03-12 08:00

VHDL设计中信号与变量问题的探讨

VHDL设计中信号与变量问题的探讨                  VHDL设计中信号与变量问题的探讨摘要：本文从应用的角度举例说明了VHDL设计中信号与变量的区别，以及正确的使用方法，并介绍了为信号或变量赋予初始值的技巧
binghuo·2009-03-10 07:00

VHDL和 verilogHDL的区别

目前最主要的硬件描述语言是VHDL和VerilogHDL。VHDL发展的显纾锓ㄑ细瘢鳹erilogHDL是在C语言的基础上发展起来的一种硬件描述语言,语法较自由。
aaaaatiger·2009-01-26 00:00

用VHDL设置引脚刚上电的状态

       我用的EPM3128ATC100-10这个芯片，这个芯片输出脚或者输入输出脚默认的上电状态都是高电平，在quartusII里好像不能找到引脚初始状态的设置，我在程序里这样写，感觉方法很土，但确实解决了问题，我随便找了个引脚作为rst，实际我的芯片里是没用到复位引脚的，刚上电的瞬间这个引脚应该为高电平，然后才变成低电平，这是一个下降沿，程序如下：           process(r
tracing·2008-11-23 07:00

Verilog学习笔记

一般认为VerilogHDL在系统级抽象方面比VHDL略差一些，而在门级开关电路描述方面比VHDL要强的多写了第一个verilog程序，是一个加法器内容如下moduleadder(count,sum,a
dyyzsu·2008-07-15 03:00

分频器的VHDL描述

下面我们介绍分频器的VHDL描述，在源代码中完成对时钟信号CLK的2分频，4分频，8分频，16分频。
sky156·2008-06-09 02:00

URAT VHDL程序与仿真(2)

1.顶层程序与仿真（1）顶层程序--文件名：top.vhd。--功能：顶层射。--最后修改日期：2004.3.24。libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entitytopis   Port(clk32mhz,reset,rxd,xmit_c
sky156·2008-06-09 02:00

VHDL语言的UART串行接口芯片设计程序清单

VHDL语言的UART串行接口芯片设计程序清单附录1数据接收据器的VHDL语言描述清单LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;useieee.std_logic_unsigned.all
sky156·2008-06-09 01:00

Verilog HDL 与数字电路设计

王冠，黄熙，王鹰编著2006年机械工业出版社第1章概述1.1什么是HDL1.2VerilogHDL概述1.3VerilogHDL与VHDL的比较1.4SystemVerilog1.5小结VerilogHDL
lybra·2008-04-30 16:00

Quartus常见错误分析

1Warning:VHDLProcessStatementwarningatrandom.vhd(18):signalresetisinstatement,butisnotinsensitivitylist
zhongrg·2008-03-28 14:00

VHDL编程的一些心得体会（转载）

VHDL是由美国国防部为描述电子电路所开发的一种语言，其全称为(VeryHighSpeedIntegratedCircuit)HardwareDescriptionLanguage。
zhongrg·2008-03-21 11:00

[转帖]我的FPGA开发体会

上次我写了篇体会,是做了一个项目后的,今天再谈谈我的体会,希望和大家共同学习.1)在做项目前我对VHDL一无所知,心想是门语言而已,应该不太难,因为我的C/Assembly都是自学的,总把它想象成MCU
zhongrg·2008-03-17 20:00

初学VHDL的一点心得。。。。

2、在VHDL程序中，各条语句是同时执行的，这一点不同于微处理器，微处理器是顺序执行的。3、一个信号量只能在一个进程中被改变，而在其他进程中只能被引用。这一点也不同于微处理器。
zhongrg·2008-03-17 19:00

VHDL编程的一些心得体会

VHDL是由美国国防部为描述电子电路所开发的一种语言，其全称为(VeryHighSpeedIntegratedCircuit)HardwareDescriptionLanguage。
zhongrg·2008-03-17 17:00

N种开发语言祝大家新年快乐

C：printf("祝大家新年快乐"); C++ : cout新年快乐 python: print "新年快乐" Prolog: printstring("新年快乐") VHDL: Report "新年快乐
zdwzzu2006·2008-02-14 09:00

FPGA协处理器的优势（转载）

不熟悉像VHDL和Verilog这样传统的硬件设计方法，限制或阻止了FPG
zhongrg·2007-11-19 20:00

EWB的使用

可以协同仿真Spice、Verilog和VHDL，并能把RF设计模块添加到成套工具的一些版本中。Ultiboardv9.0.155:ElectronicsW
muyuyuzhong·2007-10-30 16:00

开始写代码STEP_6

%{#include#include#include"attr_type.h"#include"token_type.h"#include"vhdlparser.tab.h"/*VHDLソースの行番号*
Last_Impression·2007-10-17 09:00

ModelSim,synplify,ISE后仿真流程

， ModelSimSe6.1b2， SynplifyPro7.5.13， ISE5.2i （这个是老了点）4， WindowsXP（这个应该没有多大的关系）  还有就是我使用的是verilog，我想VHDL
zhongrg·2007-09-28 14:00

FPGA设计流程

配置下载等六个步骤,设计流程如图2所示.下面分别介绍各个设计步骤.1设计输入设计输入包括使用硬件描述语言HDL、状态图与原理图输入三种方式.HDL设计方式是现今设计大规模数字集成电路的良好形式,除IEEE标准中VHDL
zhongrg·2007-09-22 19:00

新手看招 嵌入式开发都需要学习什么

第二步:SOPC技术,一般为FPGA,CPLD开发,利用VHDL等硬件描述语言做专用芯片开
zhongrg·2007-09-02 15:00

VHDL的基础概念

下载第5章VHDL的基础概念硬件描述语言(HDL)为数字逻辑网络的计算机辅助设计(CAD)提供了一个有效的方法。HDL是一种可用于描述任意复杂度的逻辑网络所有重要特性的高级计算机语言。
menuconfig·2007-07-26 13:00

VHDL语言数字钟

VHDL语言数字钟              利用VHDL语言写的一个数字钟的程序。
无名·2007-07-11 20:00

新手看招 嵌入式开发都需要学习什么

第二步:SOPC技术,一般为FPGA,CPLD开发,利用VHDL等硬件描述语言做专用芯片开
guo_wangwei·2007-05-19 10:00

一个简单CPU VHDL代码解析

这些天一直在琢磨一个cpu是如何开机reset后运行，完成取指令，译码，计算，存储等操作，还是看一个简单的CPU代码，开始看了MC8051的VHDL代码,不过一头雾水。
BackStrokeFish·2007-04-02 12:00

CISC模型微处理器设计（VHDL实现）

转载自马如林的博客－－I'mlovin'IT(1)实验题目设计一台CISC模型机，要求具有以下验证程序所要求的功能：输入包含10个整数（无符号数）的数组M，按从小到大的顺序输出这10个数。（A类）(2)嵌入式CISC模型机数据通路框图图1模型机数据通路框图(3)操作控制器的逻辑框图图2操作控制器逻辑框图(4)模型机的指令系统和指令格式1指令系统本系统设计了10条指令：IN1(输入到目的寄存器)，M
zhulingchen·2007-03-08 19:00

VHDL实现VGA接口设计

VHDL实现VGA接口设计1、   输入信号  clk:时钟（每个象素点的显示时钟）  reset:复位信号2、   输出信号   vga_hs_control                  :     
linansengling·2007-01-14 22:00

双Nios核的cpu总算跑起来了

从简单的VHDL及Verilog代码编写，下载，到复杂nios核的实现。最头痛的是编译文件和生成内核的速度，即使一个简单的只有20几行控制led的文件通常也需要5-6分钟以上。
BackStrokeFish·2007-01-12 13:00

SYNOPSYS新思科技笔试题

毕竟是EDA软件，所以对VHDL,VERILOG,电路基础知识也有一定要求。 发信人:cocofly(巧克力飞鹰),信区:Career标 题:Re:synopsys考的什么内容啊？透露
tvtvtvtv·2006-11-22 11:00

边界扫描器件BSDL描述在测试中的应用

BSDL（boundary scan des cription language） 语言硬件描述语言（VHDL）的一个子集，是对边界扫描器件的边界扫描特性的描述，主要用来沟通边界扫描器件厂商、用户与测试工具之间的联系
isiqi·2006-11-16 10:00

推荐几个开发资源丰富的网站！

id=zx262http://www.bbww.net/http://www.edaoli.com/ http://djdancer-ketab.persianblog.com/有关编程语言,VHDL,
zhaoyawei·2006-09-04 21:00

CISC模型微处理器设计（VHDL实现）

(1)实验题目设计一台CISC模型机，要求具有以下验证程序所要求的功能：输入包含10个整数（无符号数）的数组M，按从小到大的顺序输出这10个数。（A类）(2)嵌入式CISC模型机数据通路框图 图1模型机数据通路框图(3)操作控制器的逻辑框图 图2操作控制器逻辑框图(4)模型机的指令系统和指令格式1指令系统本系统设计了10条指令：IN1(输入到目的寄存器)，MOV（将一个数送入目的寄存器），MOV1
longronglin·2006-08-12 21:00

VHDL语法学习笔记

1/  port'sdirection:              out>              inout>              buffer>              linkage     (noconfirmeddirection,canlinkwithanydirection'ssignal.)2/  datatype:>       there's10typiesofad
daniel_zwn·2006-05-18 15:00

硬件描述语言HDL的现状与发展-转贴

关键词：ASIC硬件描述语言HDLVerilogHDLVHDLSystem
blow_jj·2005-03-27 11:00

VHDL的Hello Word-转贴

VHDL语法的基本结构是这样的:user定义区entity定义区architecture定义区user定义区是定义一些标准库,entity定义区是定义实体的外观,I/O接口的规格,architecture
blow_jj·2005-03-27 10:00
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