VHDL

华章计算机图书收录

程序设计软件工程环境DSP算法、应用与设计DW2.0：下一代数据仓库的架构INTERNET技术基础JAVA面向对象程序设计：图形化方法Linux内核设计与实现LINUX操作系统内核实习MIPS体系结构透视VHDL
LiSteven·2014-01-13 16:00

虐心的VHDL

         VHDL，Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage，到最后很多人说，我们学的这个东西叫什么都不知道。
iaiti·2014-01-12 10:00

VHDL并行信号赋值语句

VHDL的并行信号赋值语句包括三种：（1）简单并行信号赋值；（2）条件信号赋值；（3）选择信号语句赋值共同特点：1、赋值目标必须是信号，与其他并行语句同时执行，与书写顺序及是否在块语句中无关2、每一信号赋值语句等效于一个进程语句
Myonlyworld·2013-11-27 14:13

嵌入式设计复习题

VHDL的基本单元描述不包括库。 (×) 4. 嵌入式ARM架构的嵌入式处理器同时支持大端、小端（Big/Little-Endian）数据类型。(×) 5. ARM9TDMI中的T代表增强型乘法器。
cometwo·2013-11-21 22:00

逻辑工程师必须寻求转型

使用硬件编程语言verilog/VHDL开发硬件，做这种开发的人既要懂硬件，也要懂算法，最终将算法用硬件实现。
stephenkung1·2013-11-09 08:00

FPGA学习资源

入门类ISE软件、VHDL语言、计数器示例入门：http://wenku.baidu.com/view/df696a0cf78a6529647d539c.htmlISE14.2软件、VHDL语言、半加器示例入门
u012314976·2013-10-27 16:00

计算机组成原理 实验一 VHDL BCD码

考察的是算法啊！！！老师的算法好简练！！！libraryieee; useieee.std_logic_1164.all; useieee.std_logic_unsigned.all; entitybcdis port ( a,b:instd_logic_vector(7downto0); s:instd_logic_vector(7downto0); co:outstd
hedafighter2011·2013-10-15 18:00

第三章 3.1 精通HDL语言：Verilog，VHDL -序

我自己都迫不及待的写这些内容了。这一章对于开发硬件来讲，是必不可少的。何况我们要开发一个CPU呢~~时常看有人发布什么Verilog之代码神马的，感觉很牛。其实你也能学得会。手动起来，跟着走。之前的章节里，我们学会了动手设计各种线图，抽象级别从高到低分别是功能块级别，逻辑门级别，MOS管级别，布线和VLSI的设计放在以后讲。那么大家在做有限状态机（FSM）的练习时，发现不用说画线路图了，就是门级别
dnangellight·2013-10-07 15:23

关于quartus ii 11.0系列&dsp builder 11.0&matlab R2011b&synplify 9.6.2的下载与安装全解

必须注意：由于建模、仿真和生成vhdl代码都是在mat
Simba888888·2013-09-14 21:00

基于VHDL的具有自动乐曲演奏功能的电子琴设计

具有自动乐曲演奏功能的电子琴设计先给出设计结果视频链接:    具有自动乐曲演奏功能的电子琴-视频实录    本文为本人于2012年下学期做的EDA数字系统设计，文章详细介绍了“具有自动乐曲演奏功能的电子琴”的FPGA设计原理与方法，使用了ROM存储音符和节拍，矩阵键盘控制整个系统。一、选题目的   电子设计自动化，简称EDA（ElectronicDesignAutomation），发展迅速，应用
u011335616·2013-09-12 16:00

学习 FPGA 经验与书籍分享。

软件编程的思想根深蒂固，看到Verilog或者VHDL就像看到C语言或者其它软件编程语言一样。一条条的读，一条条的分析。如果这些菜鸟们始终拒绝去了解为什么FPGA是可以编程的，不去了解FPGA的内
angelbosj·2013-08-29 09:26

学习 FPGA 经验与书籍分享。

软件编程的思想根深蒂固，看到Verilog或者VHDL就像看到C语言或者其它软件编程语言一样。一条条的读，一条条的分析。如果这些菜鸟们始终拒绝去了解为什么FPGA是可以编程的，不去了解FPGA的内
angelbosj·2013-08-29 09:00

小日志

我所说的是计算机语言，从大一开始学习c语言、Java、Html、Javascript、CSS，大二的C++、汇编、C#、Asp.net、Jquery、T-Sql、linux-shell，大三的PHP、VHDL
DRAGONYeah·2013-08-22 15:54

Quartus仿真步骤

建立工程和文件：1、在某个盘符下新建文件夹，如D/cc2、打开软件，新建文件File-new-VHDLFile；3、保存刚新建文件，取名为cc（最好所有文件、文件夹取名相同，以免后面编译出现错误）；4、
kobesdu·2013-08-15 18:00

FPGA

FPGA的编程语言有两种:VHDL和Verilog
lovenessless·2013-08-06 16:00

循环灯控制器，该控制器控制红、绿、黄三个发光管循环发亮（VHDL语言）

设计一个循环灯控制器，该控制器控制红、绿、黄三个发光管循环发亮。要求红发光管亮2秒，绿发光管亮3秒，黄发光管亮1秒。（假设外部提供频率为1MHz的方波信号）libraryieee; useieee.std_logic_1164.all; entityloopled_tb_vhdis endloopled_tb_vhd; architecturertlofloopled_tb_vhdis com
kobesdu·2013-07-06 13:00

CentOS 6.4上通过yum安装Nagios-3.5.0 [客户端/client端]

sharadchhetri.com/2013/03/02/how-to-install-and-configure-nagios-nrpe-in-centos-and-red-hat/#安装nrpe rpm-ivhdl.fedoraproject.org
lanybass·2013-06-25 16:00

VHDL语言中方向字buffer与inout有什么异同

 inout    双向，信号经端口流入和流出实体，内部可使用和更改端口信号buffer  输出方向，信号经端口流出实体，内部可使用和更改端口信号inout与buffer均可用于建模一个双向端口，二者的差别在于允许连接到端口引脚上的驱动信号的个数和对信号的决断方式不同。inout允许接多个驱动信号，但buffer仅允许连接单个驱动信号，并且要求连接的信号也使用方向字buffer来规定端口的数据流向
jiary5201314·2013-06-25 09:00

编译技术的应用

程序的格式化工具    （Linux-IndentWin-CoolFormat）语言的程序调试工具（GDB）语言程序的测试工具程序理解工具高级语言之间的转换工具交叉编译程序硬件描述语言（Verilog、VHDL
耐心·2013-06-20 21:00

vhdl 变量与信号区别 type符号使用

1.VHDL描述的是硬件，而不是软件。在所有的设计开始之前在心目中都应当有一个硬件框图儿不是软件流程图，要用硬件的思想而非软件的思想使用VHDL。这一点是使用VHDL最基本的原则。
jiary5201314·2013-05-23 22:00

程序执行vhdl中延时器的编写

首先声明，我是一个菜鸟。一下文章中出现技术误导情况盖不负责     最近由于项目的须要也是一直在开发fpga，有点心得。呵呵，主要是下面这个程序（延时器）启发了我，record一下：entitydelayis port( en:instd_logic; clk:instd_logic; en_delay:outstd_logic ); enddelay; architecture
·2013-05-23 20:00

vhdl中延时器的编写

 最近由于项目的需要也是一直在开发fpga，有点心得。呵呵，主要是下面这个程序（延时器）启发了我，record一下：entitydelayis port( en:instd_logic; clk:instd_logic; en_delay:outstd_logic ); enddelay; architectureBehavioralofbitmap_Contrlis signaltmp:std
u010064842·2013-05-22 22:00

VHDL中信号与变量的差异

   在VHDL中，使用信号（signal）或变量（variable）可以实现动态数值的传递，二者功能虽然类似，但在实现方式上却有着很大的区别。对于初学者，理解信号和变量的差异是十分重要的。
·2013-05-13 21:00

有关vhdl的一些问题总结

最近也是刚刚接触VHDL，在用ise开发过程中遇到了一点些小问题，决定记下来。
u010064842·2013-04-24 16:00

如何写VHDL的test bench文件

     最近项目上要用到FPGA，之前用的一直是verilog，后面换成了VHDL。对ISE一窍不通啊，研究了一些testbench文件的编写，record一下。      
u010064842·2013-04-19 11:00

实验四 四位加法器实验adder4_2

--QuartusVHDLTemplate --Clearableloadableenablablecounter LIBRARYieee; USEieee.std_logic_1164.all
hedafighter2011·2013-04-19 08:00

VHDL和Verilog HDL的区别

小析VHDL与VerilogHDL的区别学
qianmianyuan·2013-04-09 22:00

新产品

GenomeproteomeefficientsynthesizableVHDLVerilogLinkforModelSimcosimulationbidirectionalModelTechnolgy'sModelSimlinearization
qpc411074777·2013-03-29 22:00

使用VCS MX仿真VHDL

使用VCSMX仿真VHDL分为4步，我用的是VCS2009.06。1.“Step1:SettingUpTheEnvironment”2.“Step2:Analysis”3.
doc_sgl·2013-03-19 11:39

使用VCS MX仿真VHDL

使用VCSMX仿真VHDL分为4步，我用的是VCS2009.06。1.“Step1:SettingUpTheEnvironment”2.“Step2:Analysis”3.
doc_sgl·2013-03-19 11:00

VHDL——如何写简单的testbench

弄了好长时间vhdl，一直对testbench很迷惑。前几天静下心来好好看了下资料，终于会写简单的testbench了。
doc_sgl·2013-03-15 15:25

VHDL——如何写简单的testbench

弄了好长时间vhdl，一直对testbench很迷惑。前几天静下心来好好看了下资料，终于会写简单的testbench了。 
doc_sgl·2013-03-15 15:00

硬件描述语言实验二：一位全加器实验

硬件描述语言实验二：一位全加器实验1、实验目的：进一步练习VHDL语言设计工程的建立与仿真的步骤和方法、熟悉VHDL语言基本设计实体的编写方法。
hedafighter2011·2013-03-15 09:29

硬件描述语言实验二：一位全加器实验

 硬件描述语言实验二：一位全加器实验1、实验目的：进一步练习VHDL语言设计工程的建立与仿真的步骤和方法、熟悉VHDL语言基本设计实体的编写方法。
hedafighter2011·2013-03-15 09:00

使用ISE在FPGA中嵌入MC8051内核

下载的8051内核是MC8051，使用的VHDL。使用ISE在FPGA中嵌入内核的步骤如下：创建工程，将VHDL代码加入工程中，注意那些以_cfg结尾的文件不要加入，加入后可以删掉。
fan2012huan·2013-03-12 11:00

Understand 2.5使用指南（中文）

支持多种语言，以软件维护为目标的交互式开发环境，主要有助于大型项目的新编和历史代码的理解和维护，支持的语言包括Ada，C++，C#，FORTRAN，Java，JOVIAL，Delphi/Pascal，PL/M，VHDL
teddy99999·2013-02-27 21:00

Doxygen学习总结（一）

3.支持C /C++, Java, Objective-C , Python，Fortran, VHDL，IDL（Corb
A_sungirl·2013-01-15 19:00

OpenRisc-2-C to Verilog

引言如何将C语言代码转换成verilogHDL或者VHDL呢？ 
rill_zhen·2012-11-22 15:00

分享一个外国人写的微处理器设计书

[资料] 分享一个外国人写的微处理器设计书Microprocessor, VHDLDigital.Logic.And.Microprocessor.Design.With.VHDLDigital[1].
linuxheik·2012-11-16 10:00

(原创)xilinx IP建立向导创建的目录和文件都是做什么的？----由错误ERROR:HDLCompiler:Instantiating from unknown module ...

使用了XPS中建立和导入IP向导(简称ipwiz)，默认的源码文件只有hdl/verilog目录下的"userlogic.v"和hdl/vhdl目录下的"ipname.vhd"文件。
weixin_30349597·2012-11-12 21:00

Ubuntu 10.04下搭建FPGA/CPLD开发环境：Quartus II 9.1

一、简介QuartusII是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（AlteraHardwareDescriptionLanguage）等多种设计输入形式
yuyin86·2012-10-13 14:00

用doxygen为C/C++程序自动生成文档

doxygen 简介二、简单说，doxygen 就是一个文档系统，它可以为C++,C,Java,Objective-C,Python,IDL(CorbaandMicrosoftflavors),Fortran,VHDL
yuyin86·2012-09-20 08:00

数字集成电路设计-4-工具之ic compiler

主要的工具有：LEDA LEDA是可编程的语法和设计规范检查工具，它能够对全芯片的VHDL和Verilog描述、或者两
rill_zhen·2012-09-18 08:00

modeslsim常用命令

为module名字4、addwave\*5、addwave*6、vsim-help在Modelsim下面的命令行中输入即可查看vsim的命令7、vlog是用来编译Verilog文件的vcom是用来编译VHDL
lihaichuan·2012-09-06 21:52

ISE中如何将自己的verilog源代码.v或VHDL源代码.vhd封装打包成IP核？

=======================第一篇=======================如何将自己写的verilog模块封装成IP核将你的设计制作成BlackBox，也就是网表文件，这样别人看不到你的设计但是可以调用你的模块了。详细的参考信息如下：1.什么是BlackBox-一个大的设计中可以用到一系列网表文件作为输入的一部分而并不全部使用HDL文件。当综合这个大设计时综合器不需要知道这
jbb0523·2012-08-09 12:00

深入浅出FPGA-3-verilog HDL

这第一部分，就是verilogHDL或者VHDL，国内用verilog的占得比例多一些。
rill_zhen·2012-08-01 20:00

Tecplot.Focus.2009.R2-ISO 1DVD（工程科学绘图软件）

工程科学绘图软件）Virtutech.Simics.v1.6.10.Win9X_NT-ISO1CDVisualNumericsPV-WAVEv8011CDX-HDLv4.1.40Windows1CD（VHDL
dfhsoft·2012-07-17 15:00

VHDL reference material

from:http://www.csee.umbc.edu/portal/help/VHDL/ContentsUsingCadenceVHDLonCSEEmachineCompactSummaryofVHDLPrintableCompactSummaryofVHDLSampleVHDLcodeVHDL-handbook.pdfVHDLdesignersguideVHDLCookbookinPost
xiangshimoni·2012-06-23 20:00

Using GHDL for interactive simulation under Linux

from:http://www.fpgarelated.com/showarticle/20.phpTheopensourceandfreeVHDLsimulator'GHDL'hasbeenoutformanyyears
xiangshimoni·2012-06-23 14:00

VHDL编译+仿真工具（Which free VHDL simulator can I use）

WhichfreeVHDLsimulatorcanIuse?
xiangshimoni·2012-06-23 14:00
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