VHDL

VHDL库和包（Libraries and Packages）

VHDL库和包（LibrariesandPackages）设计库用来收集设计单元组成一个具有唯一名的域，可以被设计中多个源文件引用。设计单元是VHDL的主要组成部分。主设计单元是实体，包和配置。
寸草心·2017-02-24 14:05

VHDL课程设计：四位电子密码锁（附答辩PPT）

VHDL课程设计：四位电子密码锁荒废了一个假期，快要开学了，写篇博客"庆祝庆祝"，同时，今天心情也不是很好，算了，废话不多说，下面进入正题吧。
世界都一样·2017-02-22 23:32

VHDL数据类型（Data Types）

VHDL中共有4类类型：Adatatypeappearsinadeclarationtoidentifythetypeusedatthatpoint.TherearefourclassesoftypesinVHDL
寸草心·2017-02-20 16:47

【centos7】安装redis

extrapackageforenterpriselinux)wget-r--no-parent-A'epel-release-*.rpm'http://dl.fedoraproject.org/pub/epel/7/x86_64/e/rpm-Uvhdl.fedoraproject.or
小姜dot·2017-02-07 13:36

VHDL语法回顾

VerilogHDL基本语法回顾打算设计一个简单的微程序控制CPU模型，下面是VHDL语法回顾。
一枚小蔡鸡·2017-01-08 11:13

由多路选择器的VHDL描述入门VHDL

二选一多路选择器二选一多路选择器真值表：absy**1b**0aVHDL描述：1、顺序语句结构：libraryieee;useieee.std_logic_1164.all;entitymux21aisport
浊之清·2016-12-08 17:32

数字设计

LC-3CPUVHDL美国计算机泰斗YaleN.Patt的LC-3CPUVHDL源码
larkguo·2016-11-12 20:06

Debussy VerilogVHDL ISE仿真平台搭建步骤

一、Xinlinx编译库+Modelsim+Debussy版本1.安装modelsim10.1c32bit版本（注意64bit与Debussy不兼容）2.安装Debussy54v9-NT2.1设置path路径D:\Novas\Debussy\bin3.解压编译后的xinlinx库Modelsim_xilinx_libs__modeltech_10.1c.rar到..\modeltech_10.1c
luoyanghero·2016-11-09 00:00

VHDL语言编写DS18B20温度传感器程序详解

网上关于DS18B20的资料很多，但是光有程序，没有讲解，导致身边很多同学即使拿到源码也无从下手，故写此篇文章，一方面接收DB18B20，一方结合原理详细讲解源码的意义。器件原理：原理图：基本上所有的重要信息都在这张图上啦。很独特的一个点就是数据输入输出是共用一个管脚DQ的。对于唯一的数据口，需要一定的执行顺讯：执行序列如图，每一次操作都必须满足上述顺序，若是缺少或者混乱，器件将不会返回值。初始化
Stack_mz·2016-11-05 00:30

Verilog、FPGA学习（一）

EDAElectronicDesignAutomation，电子设计自动化SOCSystemOnChip，片上系统ASICApplicationSpecificIntegratedCircuit，专用集成电路VHDLVHSICHardwareDescriptionLanguage
娱乐专用啪啪·2016-11-02 19:05

quartusII创建第一个VHDL程序

选择file---newprojectwizard点击next，这一步忽略输入项目的名称，自己写就可以，随便什么，不要有空格默认选择空文件-----next如果需要增加写好的文件，自己选择，不需要就忽略，直接next选择硬件器件型号，打包文件中有一个系列的器件，在安装quartus的嘶吼顺便安上就可以了我这里选择常用的ep4ce6e22c8暂时不需要仿真，simulation选择none，如何需要
beautifulzc·2016-10-10 18:08

24进制计数器 - 我的第一个FPGA程序

24进制计数器-我的第一个FPGA程序新到手了一片FPGA，花了两天时间，看了一些书，算是懂了VHDL最基础的一点点。总算是把这份24进制计数器做出来了。
许继业·2016-09-28 00:07

xilinx fpga 学习笔记6：行为仿真

测试平台是为逻辑设计仿真而编写的代码，它能直接与逻辑设计接口，通过向逻辑设计施加激励，检测被测模块的输出信号，测试平台通常使用VHDL，Veril
dnfestivi·2016-08-22 21:27

verilog代码风格

如果是verilog和VHDL混用，则建议用传统命名法。因为VHDL不区分大小写，用传统命名法，有利于移植代码。1、模块名跟文件名相同，都用小写，顶层文件要加上
队长-Leader·2016-08-09 21:19

牛人经验1(逻辑工程师必须寻求转型)

使用硬件编程语言verilog/VHDL开发硬件，做这种开发的人既要懂硬件，也要懂算法，最终将算法用硬件实现。这应该算得上是一个传统行业了，因
Times_poem·2016-07-09 09:00

深度学习FPGA实现基础知识19(通过文件读写方式实现Matlab和Modelsim的联合仿真)

blog.sina.com.cn/s/blog_4df28f050101jbgl.html整理来自：时间的诗写在开始总体思想是现在MATLAB中产生仿真所需要的输入信号，以十六进制形式存放在数据文件中，在modelsim中用vhdl
Times_poem·2016-06-13 17:00

Verilog HDL 入门

世界上最流行的两种硬件描述语言是VerilogHDL和VHDL。注意，VerilogHDL是一种描述语言，它和常见的编程语言C有根本的不同。
AlexanderCAUC·2016-06-13 11:32

FPGA/CPLD工作原理

FPGA：Field－ProgrammableGateArrayCPLD：ComplexProgrammableLogicDevice编程语言可以是VerilogHDL、VHDL软件常用Quartus等
Alexanderrr·2016-06-08 22:38

Verilog HDL 快速入门

世界上最流行的两种硬件描述语言是VerilogHDL和VHDL。注意，VerilogHDL是一种描述语言，它和常见的编程语言C有根本的不同。
Alexanderrr·2016-06-08 21:50

4位全加器VHDL描述

转自http://www.seas.upenn.edu/~ese171/vhdl/vhdl_primer.html#_Toc526061350libraryieee;useieee.std_logic
rookiew·2016-05-18 12:37

VCS仿真器加密代码方法

对于Verilog代码而言，编译器指令为：`protect128/`endprotect128；VHDL则为--protect128/--endprotect128。方法1可以
lkiller_hust·2016-05-08 11:00

数字逻辑与数字系统（VHDL）动态扫描数码显示器

分析做一个动态扫描数码显示器一共需要三个部件：模八计数器、8选一数据选择器、7段译码器模八计数器Libraryieee; Useieee.std_logic_1164.all; Useieee.std_logic_unsigned.all; Useieee.std_logic_arith; Entitym8is port(en,clr,clk:instd_logic; q:outstd_logi
manxcc1425·2016-04-11 21:00

Xilinx ISE使用流程（从新建项目到仿真执行）－之一

          最近在忙着做毕业设计（计算机专业，非电子专业），从小就喜欢电子技术，但由于之前没有接触过FPGA，所以特意跑书店买了一本《XilinxFPGA数字设计》一书，这本书同时用VHDL和VerilogHDL
lishengbo·2016-04-10 17:00

系统原理分析架构-开篇 （及对于架构师与开发语言及被青春饭的一些想法）

用过VHDL硬件编程语言写译码器。
tantexian·2016-02-29 22:00

一些uvm的学习体会

现有验证平台基本上都是基于VHDL完成的，验证工作通过的流程基本如下：1.根据描述学习验证代码实现功能2.制定Testing计划，根据功能要求提出关键性的feature，每条case针对一种或几种feature
Tech盐·2016-02-18 19:00

【博客大赛】VHDL中信号与变量的区别及赋值的讨论

VHDL中信号与变量的区别及赋值的讨论（强烈建议大家仔细阅读全文）相信大家在看许多介绍VHDL语言的参考书的时候都会对其中的一些关于讲解信号与变量的例子产生过疑问，也许自己也确实仿真过，但是结果可能与自己分析的不一致
qijitao·2016-02-03 14:24

[原创][FPGA]Quartus实用小技巧（长期更新）

在Edit->InsertTemplate下可以看到VerilogHDL、SystemVerilog、VHDL、AHDL、QuartusIITCL、TCL的语言模板
青鸟晴空·2016-01-28 11:00

戏说VHDL之入门游戏一：流水灯

在1.2中我们列出两个不同思路的代码作为VHDL的入门例程。 图1 流水灯电路图1.2 流水灯例程    这里提供两个不同的代码。
蜗牛在奔跑·2016-01-26 17:00

逻辑电路设计：倒车雷达项目

硬件描述语言选择VHDL，该工程在CycloneII型芯片上进行验证。12.12更新模块的设计框图，更容易理解。12.14Important扬声器模块设计修改！
He11o_Liu·2016-01-17 19:09

1. max31855 热电偶至输出转换器 分析

摘要：这是第一篇关于VHDL的程序，去年学过FPGA大约2星期。因为自己的态度问题，没有认真学起，哎导致现在重新学习，真是花费好多时间。因此在这里我将记录自己学习FPGA的过程，牢记！ 
蜗牛在奔跑·2016-01-14 23:00

vhdl基础---分频

  偶数分频1ibraryIEEE; 2useIEEE.STD_LOGIC_1164.ALL; 3useieee.std_logic_arith; 4useieee.std_logic_unsigned; 5 6 7entitytest_1is 8generic(n:integer:=6); 9port( 10clkin:instd_logic;-----rate=n,nisod
蜗牛在奔跑·2016-01-14 16:00

无聊的吐槽

在技术里面涉及到的也比较多，从iOS、C、java、Android、javaScript、nodejs、mongodb、SQL以及以前做的PLC阶梯图和PLD的VHDL都接触很长时间，但都没有好好整理过
Mr_yong·2015-12-17 10:00

工作中用到的一些脚本

="/proj/mcu/usr/trunk/common";opendir(DIR,$dirname)||die"Error,tryagain";foreach(my@filename=grep{/.vhdl
喜欢萝莉的逗逼青年·2015-12-16 16:16

反馈环路并行解调代码调试心得

最近在调试一个基于反馈环路的并行解调代码（VHDLinFPGA），主要工作是添加对16QAM的支持（之前只有QPSK）。调试过程颇有些波折，也浪费了不少时间，总结原因于本文结尾。
monokent·2015-12-11 23:06

vim 或 gvim 下 VHDL 代码追踪插件

插件使用方法及功能：空格+Left   ： 追踪光标所在信号源头空格+Right   ： 追踪光标所在信号目的空格+Down  ： 回退空格+Up   ： 向前gi          :  进入子模块 Shift+t     ：（1）显示当前模块拓扑结构（2）打开和收回光标所在模块拓扑子模块的拓扑结构空格        ：（1）光标在拓扑结构窗口，自动打开光标对应模块代码（2）光标在追踪结果窗口，
金牛座曹俊·2015-11-15 23:00

vim插件：vhdl插件

今年开始使用vhdl语言，发现vhdl的插件非常少，自己平时用起来很不方便。
·2015-11-13 20:11

从Verilog到VHDL：基本语法

原帖地址： http://mooninsky.net/from-verilog-to-vhdl-i-basic#comments   从学校里开始,我所接触的就一直是VerilogHDL
·2015-11-13 20:06

quickfix和vhdl编译

  看到里面的“vim使用进阶：剑不高手 – quickflx”这一节，感觉对我实现vhdl的编译有很大的帮助。于是几经尝试，终于算是有所小成了。
·2015-11-13 20:06

Vim和Ctags使用心得---在Taglist中加入VHDL语言

Ctags的使用心得   1     下载地址：http://ctags.sourceforge.net  下载文件ctags58.zip 2     解压后是源码，估计都没啥用，感觉就那个exe文件有点用。这个别管了，直接放到一个目录里，我放到了D:\ctags58。 3 &nb
·2015-11-13 20:13

Vim和Ctags使用心得---在Taglist中加入VHDL语言

Vim和Ctags使用心得---在Taglist中加入VHDL语言 - 楼心月 - 博客园 Vim和Ctags使用心得---在Taglist中加入VHDL语言 Ctags的使用心得 
·2015-11-13 20:03

verilog学习 (五)

Modules.http://www.asic-world.com/verilog/para_modules1.html 这种东西在别的语言中也很常见c语言中就用宏,c++中使用参数模版,vhdl
·2015-11-13 18:02

verilog学习 (四)

这次写关于状态机的.vhdl或者verilog中都会用到这个的,其实很多时候我们都在中用到,只是没有定义或者没有感觉到而已,如一个简单的计数器,只要来一个信号就跳到比它大一的状态,由于是有序的,所以没有必要写一堆
·2015-11-13 18:01

verilog学习 (一)

在大学里学的是VHDL,不知道怎么学的,上个星期无聊把书拿出来看看,还是很有感觉的,vhdl不像是一般的pc程序,是有并发代码后顺序代码的.好几个并发的代码模式感觉跟OpenMP好像啊.额 扯远了.
·2015-11-13 18:59

Icarus Verilog的使用

本来打算搞VHDL的,但是怎么都没有找到个好的小巧的编译器+模拟器.Verilog跟VHDL差不多就试试它啦o(∩_∩)o .直接看的是http://www.asic-world.com/verilog
·2015-11-13 18:58

Intel 汇编指令DIV实现

看过一篇文章将的是在AVR上实现intel 汇编daa指令.刚好我看到了<vhdl数字电路设计教程>这本书,上面讲到了定点除法.然后我也实现了下.
·2015-11-13 18:57

循环灯控制器，该控制器控制红、绿、黄三个发光管循环发亮（VHDL语言）

设计一个循环灯控制器，该控制器控制红、绿、黄三个发光管循环发亮。要求红发光管亮2秒，绿发光管亮3秒，黄发光管亮1秒。（假设外部提供频率为1MHz的方波信号）   library ieee; use ieee.std_logic_1164.all; entity loopled_tb_vhd is end loopled_tb_vhd; architectu
·2015-11-13 08:32

VHDL学习笔记——数字系统设计

　　数字系统是指有若干数字电路和逻辑不见构成的能够处理或传输数字信息的设备。数字系统可分为三部分：输入输出接口、数据处理器和控制器。 　　【传统的系统硬件设计】方法是（1）采用自底向上的设计方法（2）采用通用的逻辑元器件（3）在系统硬件设计的后期进行仿真和调试（4）主要设计文件是电原理图 　　现在流行的，也是我重点学习的设计方法是【层次化结构设计】。这种设计方法，比较通俗地讲就是：将各功能的实
·2015-11-13 03:32

VHDL基础 学习笔记

最近一直忙着学校里的活动，所以没怎么更新，上周活动忙完了，正好也借着数电实验的机会，重新学习一下VHDL的编程。
·2015-11-13 03:31

可能学VHDL比VerilogHDL好吧？

中有个很有趣的Synthesize Report： Minimum period (Verilog): ~12 ns (Maximum Frequency: ~83 MHz) Minimum period (VHDL
·2015-11-12 21:18

[虚拟化/云][全栈demo] 为qemu增加一个PCI的watchdog外设（九）

使用verilog/vhdl设计一个PCI的watchdog设备。 2. 通过systemverilog 写testbench.   很久之前研究过AC97的verilog代码。
·2015-11-12 21:58
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