VHDL 第20页

在verilog设计中实例化VHDL单元

在verilog设计中实例化VHDL单元。如果是实例化一个VHDL实体，首先声明一个与你要实例化的VHDL实体同名的module名字，形成一个一般的verilog实例。

·2015-10-31 09:19

QS之vcom

　　 -2008 | -2002 | -93 | -87 　　choose VHDL 2008, 2002, 1993, or 1987 -explicit 　　resolve

·2015-10-31 09:27

QS之Intro

1　　启动 vsim -gui 2　　编译 -- VCOM vcom [-2008 | -2002 | -93 | -87]　　Choose VHDL 2008, 2002

·2015-10-31 09:26

VHDL之Aggregate

Definition A basic operation that combines one or more values into a composite value of a record or array type. Example 1 variable Data_1 : BIT_VECTOR (0 to 3) := ('0','1','0','1'); Example 2

·2015-10-31 09:26

DDS正弦信号发生器

这也算从VHDL转战verilog的第一仗吧，把模块化设计小过了把瘾，嘿嘿…… 不管这能不能算个项目，但我还是在短时间内弄出来了，至于细节问题还有功能加强，考试之后再说喽！

·2015-10-31 08:25

VHDL实例化过程

第二步：建立一个名为MUX_0的乘法器第三步：在程序中例化，看以下程序。 -- 该程序用来实现复数的乘法，端口分别定义的复数的 -- 输入的实部和虚部和输出的实部和虚部 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; LIBRARY

·2015-10-30 18:04

VHDL的库

STD_LOGIC_ARITH 扩展了UNSIGNED、SIGNED、SMALL_INT(短整型)三个数据类型，并定义了相关的算术运算和转换函数。 --================================================ library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;

·2015-10-30 18:04

Quartus报错之Error (10822): HDL error at mintue.vhd(37): couldn't implement registers for assignments on this clock edge

今天用vhdl写数字时钟显示器：出现以下问题： 1、Error (10822): HDL error at mintue.vhd(37): couldn't implement registers for

·2015-10-30 14:11

VHDL基础2

Signals & Variables VHDL 提供了 signal 和 variable 两种对象来处理非静态数据；提供了

·2015-10-30 14:07

VHDL基础1

Description Structure 一个可综合的VHDL描述中一般由3部分组成：LIBRARY declarations、ENTITY、ARCHITECTURE

·2015-10-30 14:06

[转帖](原创) 深入探讨inout port (SOC) (Verilog) (VHDL) (Quartus II) (SignalTap II) (DE2-70)

//www.cnblogs.com/oomusou/archive/2011/02/21/inout_port.html (原创) 深入探讨inout port (SOC) (Verilog) (VHDL

·2015-10-30 13:04

【原创】科研训练指导手册(DE2-115_labs_vhdl)-PART6--实验五

2写出预期电路的VHDL代码。 3将VHDL文件包含进工程并

·2015-10-30 13:19

【原创】科研训练指导手册(DE2-115_labs_vhdl)-PART1--说明

科研训练指导手册姓名院 (系) 专业学号指导教师武汉工业学院数学与计算机学院网络工程教研室编数学与计算机学院科研训练教学计划一、科研训练目的及要求科研训练旨在让学生了解科研工作的一般过程，

·2015-10-30 13:19

FPGA综合与VHDL语法

下面的内容是在富欣实习时总结下来的。综合相关：1.刘工说，D触发器最好不要一直刷新，需要用到使能信号，若使能信号是长时间持续的，则需要取其的上升沿和下降沿。2.以前写代码时，为了防止生成锁存器，会像下面这样写：elsifclk'eventandclk='1'then ifen='1'then q'Z'); waitfor270ns; data_out<=lbd; endLocal_Bus_re

u011388550·2015-10-28 12:00

VHDL之Serial-Parallel Multiplier

1　　Serial-parallel multiplier 　　Figure 12.1 shows the RTL diagram of a serial-parallel multiplier. One of the input vectors (a) is applied serially to the circuit (one bit at a time, starting fr

·2015-10-28 09:28

电子设计自动化实验实验三频率计制作

电子设计自动化实验实验三EDA一.实验名称：综合性实验三、硬件描述语言的层次化设计二.实验目的：熟悉EDA软件（QuartusII）的硬件描述语言输入设计方法；掌握VHDL语言的层次化设计方法和仿真分析方法

u011303443·2015-10-27 19:00

VHDL之concurrent之block

1　　Simple BLOCK 　　The simple block represents only a way of partitioning the code. It allows concurrent statements to be clustered into a BLOCK, with the purpose of turning a set of concurrent state

·2015-10-27 16:43

DE2之7-segment displays

恰逢闲来无事，于是尝试将各个Verilog模块翻译成VHDL，半算回顾以前的知识，半算练习VHDL。

·2015-10-27 16:42

VHDL之concurrent之generate

GENERATE 　　It is another concurrent statement (along with operators and WHEN). It is equivalent to the sequential statement LOOP in the sense that it allows a section of code to be repeat

·2015-10-27 16:35

VHDL_LIB之DFF

1　　D-Flip-Flop with async reset or set 1 library IEEE; 2 use ieee.std_logic_1164.all; 3 4 entity FFD is 5 generic 6 ( 7 ResetVal : std_logic := '0'; -

·2015-10-27 16:31

VHDL之Port map and open

后来深感自己VHDL水平太水，下了一本电子书恶补语法。

·2015-10-27 16:30

VHDL的testbench的编写

那是因为verilog被设计出来的目的就是为了用于测试使用，也正是因为这样verilog的语法规则才被设计得更像C语言，而verilog发展到后来却因为它更接近C语言的语法规则，设计起来更加方便，不像VHDL

·2015-10-27 14:08

[转帖]VHDL中Configuration

来源：http://waxman.ycool.com/post.1804338.html VHDL配置（Configuration）语句描述层与层之间的连接关系以及实体与构造体之间的对应关系。

·2015-10-27 14:08

实验七状态机设计ADC0809采样控制电路

四、实验用VHDL 设计的状态机的一般结构有

·2015-10-27 13:41

实验三组合逻辑电路的VHDL设计

一、实验目的熟悉QuartusⅡ的VHDL文本设计过程，学习简单组合逻辑电路的设计、仿真和测试方法。二、实验内容 1.

·2015-10-27 13:37

Quartus II與DE2新手tutorial (IC Design) (DE2) (Quartus II)

Introduction 這是Altera原廠為Quartus II和DE2新手所寫的tutorial，分Verilog與VHDL版本，你可自行挑選你喜歡的語言，這份tutorial領導你將Quartus

·2015-10-23 09:10

VHDL之std_logic_1164

packages defines a standard for designers to use in describing the interconnection data types used in vhdl

·2015-10-23 08:01

VHDL之User-defined data types

VHDL allows the user to define own data types.

·2015-10-23 08:00

让WPS支持VHDL的关键词加粗

WPS的VBA在这里下载：http://bbs.wps.cn/forum.php?mod=viewthread&tid=22347925 语法高亮是参考Word的，这篇文章：http://blog.csdn.net/colin719/article/details/1555526 WPS的VBA代码： 'script to high light code In document

·2015-10-23 08:57

这两个VHDL的问题终于解决了！

这个星期做EDA的课程设计，终于得用VHDL写一些东西了，而不仅仅是实验课的时候那样十几行就能解决了。写长一点的时候，发现两个相当棘手的禁令啊： 1、一个进程内不能进行两次边沿检测。

·2015-10-23 08:55

VHDL 中的数据转换函数

2013年8月5日 ieee.std_logic_arith.all SXT:是对std_logic_vector转换成std_logic_vector数据类型，并进行符号扩展。 <slv_sxt_sig> <= SXT(slv_sig,integer); 比如：10010 扩展两位的符号位变成 1110010，不会影响到数据的加减 1110010 = sxt

·2015-10-23 08:27

VHDL数据类型

VHDL表示16进制如 a : std_logic_vector(7 downto 0) 把0x55赋给a a <= x"55"; b表示二进制 b“1011_1111

·2015-10-23 08:26

VHDL语法

case语句 case data is when "000" => y <= "0000001"; when "001" => y <= "0000010"; when "010" => y <= "0000100"; when &q

·2015-10-23 08:26

算术运算符

VHDL算术运算符在VHDL中，算术运算符用来执行算术运算操作。操作数可以是INTEGER，SIGNED，UNSIGNED或REAL数据类型，其中REAL类型是不可综合的。

·2015-10-23 08:23

在QuartusII中编译VHDL的package(原创)

在网上down的源码有些时候要自己来编译，用Quartus来编译VHDL的源码，当有package的时候，不能像在ISE中那样直接用work.packagename.all就可以把package包含进去

·2015-10-21 10:47

屋漏偏遭连雨打

有些莫名其妙，以前用Verilog调用vhdl块不会出现问题，现在问题出现了，只能用VHDL写了一个顶层模块。VHDL做顶层调用verilog的文件却又出现找不到module

·2015-10-21 10:46

Dual port RAM with enable on each port( vhdl )

1 -- Dual port RAM with enable on each port 2 -- Xilinx rams_14 3 4 library ieee; 5 use ieee.std_logic_1164.all; 6 use ieee.std_logic_unsigned.all; 7 8 entity dp_ram is 9 port(clk

·2015-10-21 10:57

fifo vhdl

1 library ieee; 2 use ieee.std_logic_1164.all; 3 use ieee.std_logic_unsigned.all; 4 5 entity fifo is 6 port ( 7 reset, clk, r, w : in std_logic; 8 empty, full : out std

·2015-10-21 10:56

spi master vhdl

1 http://eewiki.net/display/LOGIC/Serial+Peripheral+Interface+(SPI)+Master+(VHDL) 2 3 ------

·2015-10-21 10:51

Using real data types in VHDL

1 library IEEE; 2 use IEEE.STD_LOGIC_1164.ALL; 3 use IEEE.MATH_REAL.ALL; 4 5 entity real_demo is 6 end real_demo; 7 8 architecture Behavioral of real_demo is 9 10 --signals declar

·2015-10-21 10:49

vhdl uart

1 ------------------------------------------------------- 2 -- Design Name : uart_vhdl 3 --

·2015-10-21 10:48

VHDL设计Mealy状态机的模板，识别序列1100100

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY detector IS PORT(clk,x: IN STD_LOGIC; mk: OUT STD_LOGIC);END detector; ARCHITECTURE xdetector OF detector IS TYPE st

·2015-10-20 08:46

八选一数据选择器

目的1.进一步掌握VHDL语言的基本结构及设计的输入方法。

Lower_Lamb·2015-10-19 21:05

BCD-七段数码管显示译码器

目的1.进一步掌握VHDL语言的基本结构及设计的输入方法。

Lower_Lamb·2015-10-18 14:45

VHDL实现加法器

//全加法器libraryieee;useieee.std_logic_1164.all;entityalladderisport(A,B,Cin:instd_logic;S,Cout:outstd_logic);endentityalladder;architectureadderfuncofalladderisbeginCoutA(0),B=>B(0),Cin=>Cin,S=>S(0),Cou

lym152898·2015-10-07 00:55

汇流工作室介绍

我们擅长以下计算机语言开发：1.主流计算机语言：C/C++/JAVA/VB6/VB.NET/C#/F#/PHP/Delphi2.仿真：MATLAB/VHDL/VERILOG/SIMULINK3.脚本

汇流工作室·2015-08-11 17:00

VHDL_ADC之cic_diffcell

1 library IEEE; 2 use ieee.std_logic_1164.all; 3 use ieee.numeric_std.all; 4 5 library edclib; 6 use edclib.pkg_xxxlib.all;　　-- package from company 7 8 --! pipelined comb-cha

·2015-07-24 11:00

基于VHDL的按键扫描程序

但是单片机程序的编写通常都采用C写，也有用汇编，而FPGA却是采用VHDL或者Verilog这种硬件描述语言来编写。初次利用VHDL编写控制程序，最开始就有点反应不过来了。

qq_30063339·2015-07-23 17:24

基于FPGA的按键扫描程序