VHDL

[虚拟化/云][全栈demo] 为qemu增加一个PCI的watchdog外设（一）

一个全栈式的工程师，应该能设计通过verilog/VHDL做logical设计。能写内核驱动，能架站。
·2015-11-12 21:53

用VHDL层次结构设计方法设计程序并仿真，底层器件是74HC161和逻辑门。

--第一个底层设计实体  74HC161library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;entity v74x161 isport(    clk,clr_l,ld_l,enp,ent:in std_logic;    d:in unsi
·2015-11-12 15:11

如何在word中写出赏心悦目的代码

  短学期的VHDL终于结束了，虽然代码并不是很难，但是框框条条的规矩很多，也算折腾了一会，最后要写一个技术手册，结题报告类似物。
·2015-11-12 13:30

关于vhdl中integer消耗资源的一些讨论

源程序：注意红色字体为之后对比的中将做改动的语句 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity control is port(clk:in std_logic; dip1:in std_logic; -
·2015-11-12 09:33

观点：哪些人适合做FPGA开发？

FPGA目前非常火，各个高校也开了FPGA的课程，但是FPGA并不是每个人都适合，FPGA讲究的是一个入道，入什么道，入电子设计的道，就是说，这个过程，你得从电子设计开始，然后再学FPGA，而不是先从VHDL
·2015-11-11 18:36

VHDL MOD和REM

mod(取模)and rem(取余) VHDL has mod and rem.
·2015-11-11 17:29

VHDL数据类型转换

函     数     名                        &nb
·2015-11-11 15:45

在VHDL中，“传输延迟”和“惯性延迟”

传输延迟就是最容易理解的从输入变化到输出变化之间的延迟。对应语法是transport例如 b <= transport a after 20ns惯性延迟考虑了电容效应，即如果输入是（相对）窄的脉冲的话将被忽略，不会反应到输出。例如 Z<= X after 20ns如果X有个小于20ns的脉冲（即20ns内连续翻转） Z将维持不变 否则会在20ns以后体现这个不小于20ns的脉冲（或单次
·2015-11-11 15:44

VHDL设计时参数定义的方法 例子

-- SPtb LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; use std.textio.all; use ieee.std_logic_textio.all;   -- Uncomment the following
·2015-11-11 15:41

VHDL testbench 例子，包含向文件中写数据

  LIBRARY ieee; USE ieee.std_logic_1164.ALL; use std.textio.all; use ieee.std_logic_textio.all;   ENTITY DFFNTest IS END DFFNTest;   ARCHITECTURE behavior OF DFFNTest IS    &
·2015-11-11 15:34

利用VHDL读写file文件

library ieee;     use std.textio.all;     use ieee.std_logic_textio.all;     use ieee.std_logic_1164.all;     use ieee.std_logic_unsigned.al
·2015-11-11 15:33

VHDL学习札记：library and Package

 参考：http://www.cnblogs.com/garylee/archive/2012/11/16/2773596.htmlhttp:// http://forums.xilinx.com/t5/High-Level-Synthesis-HLS/Getting-from-HLS-RTL-to-implementation-through-a-Tcl-script/td-p/
·2015-11-11 11:21

DE2-70 数码管控制AVALON MM IP(VHDL版本)

1: library IEEE; 2: Use IEEE.std_logic_1164.all; 3: Use IEEE.numeric_std.all; 4: 5: entity VHSEG7_Controller is 6: generic (SEG7_NUM: integer :=8; 7: DATA_WIDTH: in
·2015-11-11 08:04

ultraEdit32 /uedit32 自定义快捷键/自定义注释快捷键

编辑器一直用vim,但同事写VHDL 用的是utraledit32 ，为了更好的沟通，我也下载了最新破解版本：http://pan.baidu.com/s/1qWCYP2W 刚开始用找不到注释的快捷键
·2015-11-11 07:00

VHDL学习之TEXTIO在仿真中的应用

TEXTIO 在VHDL 仿真与磁盘文件之间架起了桥梁，使用文本文件扩展VHDL 的仿真功能。
·2015-11-11 06:26

【原创】利用doxygen来管理项目文档或注释

（包括C, C++, C#, Objective-C, IDL, Java, VHDL, PHP, Python, Tcl, Fortran等）。
·2015-11-11 04:46

CPLD的发展及趋势简介

开发方式，用途，就未来的发展趋势 CPLD:开发环境 QUARCTUS 软件          开发语言：VHDL和ver
·2015-11-11 00:55

综合性实验五、有限状态机的硬件描述语言设计方法

电子设计自动化实验实验五EDA一.实验名称：综合性实验五、有限状态机的硬件描述语言设计方法二.实验目的：1、熟悉用硬件描述语言（VHDL）设计一般状态机所包含的几个基本部分； 2、掌握用硬件描述语言（VHDL
u011303443·2015-11-10 10:00

【翻译】ModelSim指南 V （ModelSim）（Verilog）（Digital Logic）

把以下作为内存定义并列出： l 寄存器、线变量和标准逻辑数列 l 整数数列 l VHDL里除了标准逻辑之外的列举类型的信号元数列 本课所用的设计文件 安装时自带的范例。
·2015-11-09 13:12

Doxygen从零学起———安装和配置

从程序的源代码中提取其中按照约定格式写的注释中提取信息）例如C++,Objective-C,C#,C,PHP,Python,IDL(Corba,Microsoft,andUNO/OpenOfficeflavors),Fortran,VHDL
xiamentingtao·2015-11-08 21:00

xilinx调用modelsim时出错

/xilinx/vhdl/unisim". # No such file or directory. ” 反正自己不会，就上网查了一下，下面给出
·2015-11-08 16:19

CPU设计开发--时钟模块

自主设计CPU，用VHDL语言模拟。今晚开始做，由于长期不写VHDL代码了，就一个时钟模块居然错了这么多，唉。 先附上调试正确的代码吧。
·2015-11-08 16:18

Synplify使用小结

1 创建Tcl scipt文件  1.1建立新工程 project –new 1.2添加源文件 add_file –verilog 或 add_file –vhdl 1.3 综合控制命令设置目标器件
·2015-11-08 11:59

如何选择复位方式?

以下是同步、异步复位的Verilog和VHDL代码： /
·2015-11-05 09:33

Doxygen - Generate documentation from source code

documentation system for C++, C, Java, Objective-C, Python, IDL (Corba and Microsoft flavors), Fortran, VHDL
·2015-11-05 08:30

电子设计自动化实验 实验四 波形发生器

EDA一.实验名称：设计性实验四、IP核（LMP模块）的EDA软件设计应用二.实验目的：1、掌握LPM模块的VHDL元件定制、调用和使用方法；2、熟悉含LPM模块的硬件描述语言代码的设计、编译和硬件实验流程
u011303443·2015-11-03 14:00

【黑金教程笔记之001】veriloghdl 扫盲文—笔记&勘误

原文作者：akuei2 联系方式：blog.ednchina.con/akuei2   勘误001： Page 3  0.1 各种HDL语言 下面的几段里的VDL应为VHDL
·2015-11-02 18:12

VHDL硬件描述语言实现数字钟

--VHDL上机的一个作业，程序太长实验报告册上写不下了。于是就在博客上留一份吧。
·2015-11-02 18:55

VHDL计算最大公约数的实现

---------------------------------------------------------- -- timer interrupt -- xiaoyang@ 2011.4 . 18 -----------------------------------------------------
·2015-11-02 11:56

vhdl元件例化语句

在vhdl设计中常常将常用、典型的功能实体放在同一个目录下面，在设计复杂的电路的时候使用这些已经设计好的实例，这样就使设计变得简单了。
·2015-11-02 11:53

VHDL之conversion function

  VHDL Type Cast and Conversion Functions 　　**In ASIC design, do NEVER use integer or natural
·2015-11-01 12:56

VHDL之package

　　 Pacakge 　　Frequently used pieces of VHDL code are usually written in the form of COMPONENTS
·2015-11-01 12:54

怎样用modelsim做后仿真

编译工具采用quatus） step1：在qurtus改变编译选项：     assignments－>EDA tool setting:选择verilog还是vhdl
·2015-11-01 11:07

【原创】科研训练指导手册(DE2-115_labs_vhdl)-PART7--实验六

6.实验6：状态机 Part I ：简单的序列检测状态机 实现一个FSM用于识别2中指定的输入序列：4个1或4个0。输入信号为w，输出为z。当连续4个时钟w=1或0时，z=1；否则，z=0.序列允许重合，比如连续5个时钟w=1，在第4,5个时钟z=1。图7.1描述了w和z的关系。 图7.1 w和z的关系     状态图如图7.2所示。用9个触发器，状态编码
·2015-11-01 10:12

【原创】科研训练指导手册(DE2-115_labs_vhdl)-PART8--附录

附录 DE2-115实验板引脚配置信息 DE2-115开发板：目标芯片Cyclone IV E EP4CE115F29C7；存储器：64MB x2 SDRAM、2MB SRAM、8MB Flash；通信端口：10/100/1000以太网口 x2、USB 2.0时钟：50MHz x3 振荡器、SMA in/out Altera 串行配置芯片– EPCS64
·2015-11-01 10:12

【原创】科研训练指导手册(DE2-115_labs_vhdl)-PART5--实验四

图4.1 四位同步计数器 执行以下步骤： 1使用图4.1中给出的结构来写出一段16位计数器的VHDL代码，并编译。 2仿真工程来证实其正确性。 3
·2015-11-01 10:11

【原创】科研训练指导手册(DE2-115_labs_vhdl)-PART4--实验三

2编写一个包含了如上3个不同存储单元的VHDL实体。试写代码来实现如图3.1中所示的电路。 3编译并用逻辑单元映射结果来检测电路。并检测使用一个LU
·2015-11-01 10:10

【原创】科研训练指导手册(DE2-115_labs_vhdl)-PART2--实验一

1.实验一：拨码开关、led灯和多路选择器 这个练习的目的是学习如何连接简单的输入、输出设备到一个FPGA芯片，并且用这些器件实现一个电路。我们将用DE2开发板上的switches SW17-0作为输入，用LED和7-segment displays作为输出。     这个实验包括6个部分，主要是组合逻辑电路和使用赋值语句。 Part I ：点亮LED灯 Al
·2015-11-01 10:09

【原创】科研训练指导手册(DE2-115_labs_vhdl)-PART3--实验二

2.实验二：二进制与BCD码的转换及显示 本节实验主要实现二进制数字到十进制数字的转换以及BCD码的加法。 Part I ：二进制数字的显示 将开关SW15--0所设定的值显示在7段码显示器HEX3--HEX0上，即将开关SW15--12，SW11--8，SW7--4和SW3--0设置的值分别显示在HEX3，HEX2，HEX1和HEX0上。该电路应能显示0---9的数字，并且对于1010—1
·2015-11-01 10:09

VHDL之FSM

  1　　Intro 　　The figure shows the block diagram of a single-phase state machine. The lower section contains sequential logic (flip-flops), while the upper section contains combinational logi
·2015-11-01 09:16

VHDL之concurrent之when

WHEN (simple and selected) 　　It is one of the fundamental concurrent statements (along with operators and GENERATE). 　　It appears in two forms: WHEN / ELSE (simple WHEN) and WITH / SELECT
·2015-11-01 09:11

QS之force(1)

force 　　This command allows you to apply stimulus interactively to VHDL signals(not variables), Verilog
·2015-11-01 09:10

VHDL之concurrent之operators

  Using operators 　　Operators can be used to implement any combinational circuit. However, as will become apparent later, complex circuits are usually easier to write using sequential 
·2015-11-01 09:10

VHDL之code structure

 1　　VHDL units VHDL code is composed of at least 3 fundamental sections:  1) LIBRARY 
·2015-11-01 09:03

VHDL学习之TEXTIO在仿真中的应用

　　TEXTIO 在VHDL 仿真与磁盘文件之间架起了桥梁，使用文本文件扩展VHDL 的仿真功能。
·2015-10-31 15:16

[转帖]活用Quartus II内置模板，快速输入HDL代码、TimeQuset束缚及tcl语句等

在看Dolby公司的工程师编写的VHDL代码时，发现他们将工程及其子模块全部放在同一个文件中，刚开始看得我头晕晕的，后来发现可以通过顶层实体进行查看其RTL视图，从而理清各个模块间的关系。
·2015-10-31 11:41

[笔记]Verilog/VHDL分频器的实现

一、VHDL分频器 　　VHDL分频器的详细介绍请参考《VHDL分频器的实现.pdf》。 　　
·2015-10-31 11:38

(原创)xilinx IP建立向导创建的目录和文件都是做什么的？----由错误ERROR:HDLCompiler:Instantiating from unknown module 引发的思考

使用了XPS中建立 和导入 IP 向导 (简称ipwiz)，默认的源码文件只有hdl/verilog目录下的"userlogic.v"和hdl/vhdl目录下的"ipname.vhd
·2015-10-31 10:07

【方案解决】ncelab: *E,CUIOCP Out-of-module reference terminating in a VHDL scope is not allowed

Error Message   ncelab: *E,CUIOCP Out-of-module reference terminating in a VHDL scope is not
·2015-10-31 10:19

嵌入式工程师的软硬件道路三步曲

第二步: SOPC技术,一般为FPGA,CPLD开发,利用VHDL等硬件描述语言做专用芯片开发,写出自己的逻辑电路,基于ALTER或XILINUX的FPGA做开发。　　
·2015-10-31 09:51
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