VHDL 第23页

Linux环境下学习VHDL语言，用GHDL+GTKWave！

转自：http://hi.baidu.com/df_xyz/item/d90f6b0fee851e39f2eafcee最近学习VHDL语言，老师告诉我们可以使用Quartus这个软件。

xiangshimoni·2012-06-23 14:00

ModelSim SE的几个操作：open,load,import,save format

import,saveformat直接启动ModelSim软件，界面如下：提三点：1）如果鼠标单击一下标记为1的部分，然后单击File，如下图所示：可见open选项是可用的，单击open可以打开.v，.vhdl

jbb0523·2012-06-08 17:00

Sabrewing Issues

1.http://www.hipeac.net/conference/paris/papertrack2.ToshowthefeasibilityandadvantagesofSabrewing,aVHDLstructuraldescription

yunhuang2010·2012-05-25 10:00

Doxyfile的使用

多平台支持（Linux,Windows,Mac），多编程语言支持（C++,C,Java,Python,Fortran,VHDL,PHP,C#等等）。

Galaxy_Li·2012-05-08 00:00

vhdl 编写counter ，模拟钟表

选这个课，是想回忆下基本的VHDL知识，什么东西不用都会忘掉的。这是一个很简单的程序，有时分秒的功能，没有任何管脚指定，仅仅用modelsim

hipercomer·2012-05-06 22:33

vhdl 编写counter ，模拟钟表

选这个课，是想回忆下基本的VHDL知识，什么东西不用都会忘掉的。这是一个很简单的程序，有时分秒的功能，没有任何管脚指定，仅仅用modelsim仿真了一下

hipercomer·2012-05-06 22:33

quartus PLL 实现任意分频

1、讲到任意分频，我们就需要借助quartus强大的硬核PLL，当然PLL是模拟电路，是不可能用verilog或则VHDL描述出来的，他只是提供给我们一个调用的端口。

ywhfdl·2012-04-30 01:00

vhdl中变量（variable）和信号（signal）的区别

信号（signal）变量（variable）赋值： <= ：=定义：在结构体中在进程中适用范围：全局

wolinxuebin·2012-03-24 22:00

VHDL VHDL语言中buffer与inout的区别

INOUT为输入输出双向端口，即从端口内部看，可以对端口进行赋值，即输出数据。也可以从此端口读入数据，即输入。BUFFER为缓冲端口，功能与INOUT类似，区别在于当需要读入数据时，只允许内部回读内部产生的输出信号，即反馈。举个例子，设计一个计数器的时候可以将输出的计数信号定义为BUFFER，这样回读输出信号可以做下一计数值的初始值，要是定义为inout先前的值就被覆盖了！buffer属于双向端口

wolinxuebin·2012-03-24 21:00

VHDL VHDL语言中buffer与inout的区别

INOUT为输入输出双向端口，即从端口内部看，可以对端口进行赋值，即输出数据。也可以从此端口读入数据，即输入。 BUFFER为缓冲端口，功能与INOUT类似，区别在于当需要读入数据时，只允许内部回读内部产生的输出信号，即反馈。举个例子，设计一个计数器的时候可以将输出的计数信号定义为BUFFER，这样回读输出信号可以做下一计数值的初始值，要是定义为inout先前的值就被覆盖了！ buffer属于双

lovnet·2012-03-24 21:00

关于MATLAB辅助设计数字滤波器

关于matlab如何辅助设计滤波器最近大致搞明白一些，这里主要是一些比较传统的数字滤波器设计方法（还有一些直接转换到CCS，VHDL或者CHeader的这里没有提到），通过matlab算出相应的传递函数

lovnet·2012-03-06 23:00

七段数码显示字符 VHDL设计与实现

作者:chenjieb520一．设计目的学习七段数码管显示译码器设计，学习VHDL的CASE语句应用及多层次设计方法。二．设计内容利用译码程序，构造七段数码管，并完成编译、综合、适配、仿真和硬件测试。

chenjieb520·2012-03-03 20:00

移动速度可控的字符集自动循环显示 VHDL设计与实现

作者:chenjieb520一．设计目的学习较复杂的数字系统设计方法。二．设计内容利用状态机，移位寄存器和数控分频器，在DE2平台上实现字符“HELLO”的从右向左自动循环显示，移动速度可控（字符以每0.1~1秒一次的速度移动），在HEX7～HEX0上循环显示“HELLO”，“HELLO”从左边移出后，再从右边重新开始显示。三．程序设计原理 (1) 新建一个QuartusⅡ工程。(2) 建立一个

chenjieb520·2012-03-03 20:00

一位全加器 VHDL设计与实现

作者:chenjieb520一．设计目的熟悉QuartusII的VHDL文本设计流程全过程，学习组合电路的设计，仿真和测试。

chenjieb520·2012-03-03 20:05

一位全加器 VHDL设计与实现

作者:chenjieb520一．设计目的熟悉Quartus II的VHDL文本设计流程全过程，学习组合电路的设计，仿真和测试。

chenjieb520·2012-03-03 20:00

3位BCD加法计数器 VDHL设计与实现

(2) 建立一个VHDL文件，实现所要求的电路

chenjieb520·2012-03-03 20:00

My First Quartus II VHDL Template

--QuartusIIVHDLTemplate --BasicShiftRegister libraryieee; useieee.std_logic_1164.all; entitysimpleDomeis

wclxyn·2012-02-23 19:00

My First Quartus II VHDL Template

-- Quartus II VHDL Template -- Basic Shift Register library ieee; use ieee.std_logic_1164.all; entity

wsql·2012-02-23 19:00

DoxyGEN 的使用与Graphviz 的使用

Doxygen是一个C++,C,Java,Objective-C、Python、IDL(CORBA和Microsoftflavors)、Fortran、VHDL、PHP、C#和D语言的文档生成器。

ZIYEGUXING·2012-02-15 16:00

[Altera在线教学].IP复用及其实现方法

_安德鲁·2012-01-30 10:00

电子专业所学的软件

对于我们专业来讲，学单片机需要学C语言，学Keil、WAVE、IAR、ICC、MPLAB软件的使用，学汇编语言；在用到上位机界面编程时，需要学C++、VC++、VB语言等；用CPLD/FPGA/SOPC时，需要学VHDL

msephd·2012-01-29 11:00

FPGA学习笔记4-VHDL

VHDL基础(veryhigh speed IC hardware description language)--超高速集成电路语言 -IEEE业界标准硬件描述语言（IEEE 1076） -用于仿真和综合的高级描述语言

lovnet·2012-01-20 07:00

FPGA学习笔记4-VHDL

VHDL基础(veryhighspeedIChardwaredescriptionlanguage)--超高速集成电路语言-IEEE业界标准硬件描述语言（IEEE1076）-用于仿真和综合的高级描述语言术语

iteye_7884·2012-01-20 07:00

硬件描述语言

目前最主要的硬件描述语言是VHDL和VerilogHD目录硬件描述语言概述硬件描述语言用途硬件描述语言与原理图

flymachine·2011-12-02 13:00

早晨起来发牢骚

1.verilog/vhdl的通用性太差了，对于结构化的风格是天然的不支持呀。特别是对于数据密集型的程序。模块之间的数据不能共享，很是浪费资源。不知道是不是有什么编程技巧？

yunhuang2010·2011-12-02 09:00

vhdl高电平触发问题

在VHDL中不存在检测到a和b同时为1的IF语句如（ifa='1'andb='1'then......）只能检测上升沿如（ifa'eventanda='1'then.....）所以出现要求两个信号同时满足是一般先将两个信号处理成第三个新的信号在检测他得上升沿如

铁皮1900·2011-11-10 17:00

4.1.3 时序仿真（2）

2）2010-08-1010:02雷伏容/李俊/尹霞清华大学出版社我要评论(0)字号：T|T综合评级：想读(1) 在读(0) 已读(0) 品书斋鉴(0) 已有1人发表书评《EDA技术与VHDL

黑曼巴snake·2011-11-09 00:27

4.1.3 时序仿真（2）

4.1.3时序仿真（2）2010-08-1010:02雷伏容/李俊/尹霞清华大学出版社我要评论(0)字号：T|T综合评级：想读(1)在读(0)已读(0)品书斋鉴(0)已有1人发表书评《EDA技术与VHDL

黑曼巴snake·2011-11-09 00:27

eda时序

1）2010-08-1010:02雷伏容/李俊/尹霞清华大学出版社我要评论(0)字号：T|T综合评级：想读(1) 在读(0) 已读(0) 品书斋鉴(0) 已有1人发表书评《EDA技术与VHDL

黑曼巴snake·2011-11-09 00:39

eda时序

4.1.3时序仿真（1）2010-08-1010:02雷伏容/李俊/尹霞清华大学出版社我要评论(0)字号：T|T综合评级：想读(1)在读(0)已读(0)品书斋鉴(0)已有1人发表书评《EDA技术与VHDL

黑曼巴snake·2011-11-09 00:39

DDS技术之FPGA技术之LPM_ROM生成正弦波

其原理图如下：如图所示，用VHDL编程的话，至少需要建立一个加法器、一个锁存器以及一个ROM

csf111·2011-11-07 21:00

VHDL变量，信号

变量必须在process内变量不会在电路中出现，仅仅是为了编程方便。而信号必须在architecture内，并且会出现在电路中。

铁皮1900·2011-10-24 16:00

Error: Can't simulate mismatched node types

是由于在两个vhdl文件之间发生重名，而且修改后要重新建立波形文件。因为原来的变量并未随着程序中修改而改变。

铁皮1900·2011-10-21 21:00

VHDL

带请零端的8位并行输入串行输出移位寄存器(74166) 管脚定义: a,b—h 8位并行输入信号 se 串行输入信号 q 串行输出信号 clk 时钟信号 fe 时钟信号禁止端 s1 移位装载控制端 reset 复位信号 LIBRARY ieee; use ieee.std_logic_1164.all; entity ttl74166 is port

jandroid·2011-10-17 23:00

VHDL语言总结

一、基本结构1、库、程序包库存放程序包定义、实体定义、结构定义和配置定义。库说明语句格式为：library库名; use库名.程序包名.项目名;如：IEEE的STD_LOGIC_1164程序包的库说明语句为：libraryIEEE;--说明使用的库 useIEEE.STD_LOGIC_1164.ALL;--说明使用的程序包2、实体设计（实体说明，结构体）（1）实体说明，语句格式为：entity实体

xuyuanfan77·2011-09-14 23:00

计算机要向何处发展 #随笔杂记#

我之前的专业是电子和计算机工程，所以在我的知识范畴中有很多CS覆盖不到的地方，比如如何用VHDL实现一个CPU(有一周时间真的在用机器码写程序)，在缓存命中或者缓存失效的情况下

陶马文张沈鹏·2011-08-28 22:00

NIOS开发结构基础构思

nios开发结构构思这片文章中会解释为什么会使用c比使用vhdl或者verilog在大型复杂系统存在明显优势。。。

jasonwoodlee·2011-08-09 20:00

VHDL 时钟

VHDL多功能时钟libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useIEEE.STD_LOGIC_ARITH.ALL

zjt289198457·2011-07-04 14:00

基于控制步进电机转动的VHDl程序

ORG0000HLJMPSTARTORG0010HSTART:JBP1.0,EIGQJBP1.1,FOUQJBP1.2,EIGCLCALLFOUCFOUQ:;;;;;;;;;;;;;;;;;;;;;;;;;4相4拍正转MOVP0,#0feH;;;;;;;;;;;;;;;;;;;;;;;;;A相高电平，其余为零LCALLDELAY1;;;;;;;;;;;;;;;;;;;;;;;;;延时MOVP0,#

fengzh_169·2011-07-04 14:28

VHDL新手实验

EDA自学实验安排2009-02-1914:12EDA技术－自学－实验安排关于学时安排和实验内容1、一般总学时数安排在52学时左右比较合理，其中1/2为上课，1/2实验，实验内容可以分为4项内容：A、最基本的实验项目，主要用于熟悉EDA工具软件的使用，以使用EDA软件完成一些原数字电路中的电路设计，如译码器，计数器等，方法上可以用原理图输入的方法。如：【实验1】EDA软件的熟悉与使用；【实验2】1

zhangjie201412·2011-06-23 11:00

在ISE中使用FFTv5.0 IP核时出现的错误

今天想产生一个16384点的FFT核，使用的是ISE10.1，然而总是出错，错误如下：GeneratingIP...WARNING:sim:216-ThechosenIPdoesnotsupportaVHDLbehavioralmodel

jbb0523·2011-06-15 14:00

object "std_logic" is used but not declared

Q1：VHDL error at minute.vhd(10)： object "std_logic" is used but not declared 或者 VHDL error at minute.vhd

jobszheng5·2011-05-16 09:00

sopc builer 自定义元件

SopcBuilder的自定义元件操作和注意事项时间:2011/5/12 操作步骤:1) 首先建立一个新的工程,并建其元件的VHDL

a365203757·2011-05-12 10:10

飞思卡尔智能车总结之中断的处理方法

我全部的硬件编程经验不过是去年硬件小学期的vhdl程序，在试验箱上捣鼓捣鼓程序逻辑，就这点。本来就忘的差不多了，况且它与单片机的模式还有很多区别。所以啊``忍之，忍之，全当自我挑战了。

followingturing·2011-05-11 12:00

浅谈VHDL/Verilog的可综合性以及对初学者的一些建议

一、HDL不是硬件设计语言过去笔者曾碰到过不少VHDL或Verilog

jbb0523·2011-05-09 20:00

状态机与非状态机

Quartus9.1手册：SynthesistoolscanrecognizeandencodeVerilogHDLandVHDLstatemachinesduringsynthesis.Thissectionpresentsguidelinestoensurethebestresultswhenyouusestatemachines.Ensuringthatyoursynthesistoolre

adream307·2011-05-06 15:00

嵌入式工程师的软硬件道路发展的三部曲

第二步:SOPC技术,一般为FPGA,CPLD开发,利用VHDL等硬件描述语言做专用芯片开发,写出自己的逻辑电路,基于ALTER或XILINUX的FPGA做开发。

menglongfc·2011-04-22 17:00

用VHDL实现串口控制器

本设计是实现带有接收和发送数据缓冲FIFO的UART。串口的输出只有发送和接收，没有相关的MODEM控制器的设计。整个串口控制器的的设计分为三大部分，分别为串口核心控制模块，串口发送模块和串口接收模块。核心控制模块与发送，接收模块的数据交互采用FIFO的形式，即向FIFO中送数或者从FIFO中读数即可，其他的控制线如下所示。U1:uart_ctl Portmap( reset=>reset,--

vastyh·2011-04-16 20:00

ADS8364 VHDL程序正式版

这个程序的寄存器读取时和STM32通讯的，之前有一个是和AVR通讯的，这个程序已经调试通过，原理比较简单，相信认真看的都能够明白。因为ADS8364为差分AD，所以其输出为补码形式，按照2.5V的参考电压源输出的数据范围为-32768~+32768，如果AIN-连到VREF(2.5V)，那么当AIN+输入为0时输出的数据为0x8000，如果AIN+输入为2.5V则输出数据为0x0000，AIN+输

haozi_1989·2011-03-27 18:00

VHDL ADS8364采集程序

这个程序是在上一篇和AVR通讯以及PWM控制的基础之上写的，这个程序是有问题的，具体问题在8364的EOC信号低电平时间只有不到1us，时间很短，而他的时钟信号不能超过5M，这个eoc信号触发外部中断来读取数据没有问题，但是在这个程序的第二第三个状态机中病没有检测到这个信号，所以出现的状况就是一直卡在第二个状态机。另外由于每个状态机可能有不同的延迟，通过仿真发现毛刺现象比较突出，现在正在写改进的

haozi_1989·2011-03-25 21:00

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