VHDL

两位16进制加减可逆计数器

本例使用VHDL编写的两位十六进制（两个七段数码管显示，每个数码管范围是0~F）加减可逆计数器。其中所用实验箱是武汉大学的教学实验箱，其它实验箱请自行变通。转载请注明出处，谢谢！
Knightboyphp·2015-06-13 09:47

VHDL语言实现的任意整数分频器

fpga中，一般外接的晶振是50Mhz,如果电路中一个模块需要25mhz时钟，那么进行一个2分频，这个是相当容易的，下面是一种方法，还有可以用一个二进制计数器实现。这里就不写代码了。easy.同样的原理 ，四分频也很容易。 process(clk)--clk输入时钟； begin   if(rst = '0') then  --rst复位信号；   
·2015-05-26 23:00

如何实现4分频？

用CPLD的VHDL语言来做的话： library ieee; use ieee.std_logic_1164.all; entity fp is     port(
·2015-05-26 23:00

分频器VHDL描述

    下面我们介绍分频器的VHDL描述，在源代码中完成对时钟信号CLK的2分频，4分频，8分频，16分频。
·2015-05-26 23:00

【FPGA/VHDL/QUARTU】关于quartusII 错误 Error: Current license file does not support the EP1C6Q240C8 device

在网上很多朋友遇到这个问题，这里我不多说，只把我自己的解决方法提出。我的电脑是win764b的，所以刚开始使用的是下边的quartus，这个会出现 doesnotsupporttheEP1C6Q240C8device报错。这时候只要使用32b的quartus，就可以正常编译，并且仿真，如果是64b的朋友遇到了这个问题，可以试一下出现这个中国区代理字样，编译的成功率就很高了
u013926582·2015-05-08 21:00

实验报告

实验目的掌握组合逻辑电路的基本分析和设计方法理解半加器和全加器的工作原理并掌握利用全加器构成不同字长加法器的各种方法学会元件例化的方式进行硬件电路设计学会利用软件仿真实现对数字电路的逻辑功能进行验证和分析实验内容设计实现逐次进位加法器,进行软件仿真并在实验平台上测试设计实现超前进位加法器,进行软件仿真并在实验平台上测试使用VHDL
越今朝·2015-05-02 13:25

modelsim使用流程

3、添加文件（这里可以根据自己所用的硬件语言而定，我使用的是Verilog，所用我选择Verilog，如果是用VHDL就选择VHDL）4、编写代码，我这里就随便打一个16位进制加法器，里面缺了一个else
溪江月·2015-04-27 21:05

FPGA开发之算法开发 system Generator

   现在的FPGA算法的实现有下面几种方法：1.Verilog/VHDL语言的开发; 2. systemGenerator;             3. 
Image_vip·2015-04-15 20:28

FPGA开发之算法开发 system Generator

   现在的FPGA算法的实现有下面几种方法：1.Verilog/VHDL语言的开发; 2. systemGenerator;             3. 
BBS_vip·2015-04-15 20:00

自定义IP原来如此简单

本文为转载文章，原作者网址为：http://www.cnblogs.com/nios_ii/archive/2010/10/05/1844432.html首先用Verilog语言或者VHDL编写、或者用原理图来画硬件驱动
a827415225·2015-04-09 09:00

信庭嵌入式工作室-简介

信庭团队具备嵌入式操作系统(Vxworks、Linux、uC/OS-II、WindowsCE5.0/6.0)工程实践经验，从事过CPLD/FPGA(使用VHDL硬件编程语言)、MCU(AT89S52)、
fqheda·2015-04-04 05:00

线程与进程的区别

主要还是自己操作系统好多忘了===当然也有很多不会===CPU调度，我就记得一个RR算法===其他都忘了===后来面试官还问了并行缓存===我作为一个小本科，还不是大牛，怎么会知道嘛，然后支支吾吾告诉面试官曾经用VHDL
u011954647·2015-03-30 21:00

VHDL语法小结

参考：http://blog.sina.com.cn/s/blog_72cd3a5c01014wl1.html一个VHDL程序代码包含实体（entity）、结构体（architecture）、配置（configuration
shanekong·2015-01-13 22:00

第二章 VHDL语言元素

第二章 VHDL语言元素2.1   VHDL语言的客体2.2   VHDL语言的数据类型2.3   VHDL数据类型转换2.4   VHDL词法规则与标识符 2.1  VHDL语言的客体VHDL语言中，
baolibin528·2015-01-13 20:00

学习 FPGA 经验与书籍分享

软件编程的思想根深蒂固，看到Verilog或者VHDL就像看到C语言或者其它软件
qq1987924·2014-12-24 19:00

VHDL的testbench的编写

那是因为verilog被设计出来的目的就是为了用于测试使用，也正是因为这样verilog的语法规则才被设计得更像C语言，而verilog发展到后来却因为它更接近C语言的语法规则，设计起来更加方便，不像VHDL
坡后村·2014-12-20 17:00

VHDL语言

（1）genericgeneric是一个定义常量的语言。例子如下：ENTITYandnIS GENERIC(n:INTEGER); PORT(a:INSTD_LOGIC_VECTOR(n-1DOWNTO0); c:OUTSTD_LOGIC); END; 这样定义了一个n输入的与门，但具体是是如何输入，则并没有指出。如果已经写好了这个实体则在下面的实体中可以引用该元件。做元件生命如下：COMP
define_us·2014-12-17 15:00

D触发器Verilog描述

D触发器Verilog描述    今日偶然看到一些知名企业的笔试试题，随便扫描了下，看到有几道关于FPGA/CPLD的题目，小小的编程题，用VerilogHDL或VHDL语言编触发器，脑袋转了一下，模糊似乎清晰
chenxu6·2014-12-09 20:00

Quartus II的常见错误分析

菜单Assignments->Settings...打开后点击第一个General选项里，在Top-levelentity标签指示下的编辑框里输入你的VHDL文本里的实体名字就OK了
Evan123mg·2014-10-25 15:00

quickfix和vhdl编译

quickfix和vhdl编译今天学习了一下网上down的一篇文章，vim使用进阶。作者仍然是一个c编程员，不过内容很不错，基本上各个方面都包括了。
Augusdi·2014-10-10 23:00

Vim和Ctags使用心得---在Taglist中加入VHDL语言

Vim和Ctags使用心得---在Taglist中加入VHDL语言Ctags的使用心得1    下载地址：http://ctags.sourceforge.net 下载文件ctags58.zip2    
Augusdi·2014-10-10 23:00

vim插件：vhdl插件

今年开始使用vhdl语言，发现vhdl的插件非常少，自己平时用起来很不方便。
Augusdi·2014-10-10 22:53

vim插件：vhdl插件

今年开始使用vhdl语言，发现vhdl的插件非常少，自己平时用起来很不方便。
Augusdi·2014-10-10 22:00

使用vim直接同时编译vhdl和verilog

vhdl又用到了verilog，编译时发现，我需要去修改vimrc中的setmakprg。每当编译vhdl时，我就要改为vcom，编译verilog，我就要修改为vlog。相当不方便。
Augusdi·2014-10-10 22:39

使用vim直接同时编译vhdl和verilog

vhdl又用到了verilog，编译时发现，我需要去修改vimrc中的setmakprg。每当编译vhdl时，我就要改为vcom，编译verilog，我就要修改为vlog。相当不方便。
Augusdi·2014-10-10 22:00

状态机实践入门——程咬金只要三斧头厉害

还希望大家不要条件反射式的看到状态机就以为我要讲什么VHDL的东西——状态机是一种思维模式，是计算机理论的立足之本（不相信请参考清华大学出版社的《自动机理论与应用》）——因此状态机的实现与语言本身关系并不是绝对的
maochengtao·2014-09-24 18:00

烦躁而无奈的一次调试-记fpga驱动ad9854

由于暑假的原因，就停停放放的，在家先把VHDL简单过了一遍，又反复研究了一下AD9854的datasheet。什么寄存器啊，时序啊都了解的差不多了。一个星期前开始着手编。
hunterlew·2014-09-07 22:00

FPGA设计流程

HDL设计方式是现今设计大规模数字集成电路的良好形式，除IEEE标准中VHDL与VerilogHDL两种形式外，尚有各自FPGA厂家推出的专用语言，如Quartus下的AHDL。
kobesdu·2014-09-05 09:00

VHDL实现矩阵键盘检测

以下是VHDL代码：libraryieee;useieee.std_logic_
hunterlew·2014-08-17 23:00

多功能数字电子钟

 《VHDL课程设计》实验报告     多功能数字电子钟      姓   名：XXX      班   级：XX班   学   号：XXXXXXXXX指导老师：XXX       ●设计要求 在QuartusII
u014665013·2014-08-10 22:00

VHDL语法简单总结

一个VHDL程序代码包含实体（entity）、结构体（architecture）、配置（configuration）、程序包（package）、库（library）等。
帕斯酱瞄·2014-07-31 16:10

quartus ii 和 modelsim 编译仿真的流程

然后新建文件，选择verilog或vhdl语言，编写完毕先addtoproject，保存的时候记住文件名要跟模块名一样（好像不用和项目名称一样）。然后对源文件进行编译。一般最好
hunterlew·2014-07-03 22:00

可综合&不可综合

VerilogHDL和VHDL相比有很多优点，有C语言基础的话很容易上手。
shengzhuzhu·2014-06-09 23:00

VHDL数据类型 &自定义数据类型

VHDL数据类型     VHDL是一种强数据类型语言。    要求设计实体中的每一个常数、信号、变量、函数以及设定的各种参量都必须具有确定的数据类型，并且相同数据类型的量才能互相传递和作用。    
weiweiliulu·2014-06-09 11:00

VHDL细节笔记（含std_logic Libraries标准库的技术手册）

1.others=>'0'是什么意思？q'0');表示将q的所有位赋值为0，当q位数较多时比较方便。。。2.if(clk’eventandclk=‘1’)是什么意思？信号属性函数：用来得到有关信号的行为功能信息;信号‘event：当前的一个相当小的时间间隔内有信号事件发生,则返回’true’,否则返回‘false’;3.关于conv_std_logic_vector 和 conv_integer 
zhangliang011258·2014-06-08 21:00

啥是testbench

你买了个黑古隆冬的东西,有几个引脚.人家说那叫芯片,是USB转UART芯片.你可以往FPGA/CPLD里写程序,让他跟那个转换芯片一样的逻辑去工作,这里的程序就是你所谓的VHDL程序.可写好了,谁知道是是正宗是水货还是山寨啊
zhangliang011258·2014-06-07 15:00

曼彻斯特编码器的vhdl实现代码

[plain] viewplaincopyprint?library IEEE;  use IEEE.STD_LOGIC_1164.ALL;     entity manchester_encode is      Port ( clk : in  STD_LOGIC;             data_in : in  STD_LOGIC;             data_out : out 
zpf8861·2014-06-04 10:00

VHDL：时序逻辑电路实验-两位16进制加减可逆计数器

VHDL代码如下：libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL
张倬胜·2014-05-21 12:47

VHDL TestBench 测试终止时自动结束仿真——assert方法

可在结束仿真位置添加如下代码：assertfalsereport"Simulationisfinished!"severityFailure;则在Modelsimrun-all下自动终止并打印"Simulationisfinished!"。
skyhiter·2014-05-02 22:00

VHDL与Verilog硬件描述语言TestBench的编写

VHDL与Verilog硬件描述语言在数字电路的设计中使用的非常普遍，无论是哪种语言，仿真都是必不可少的。而且随着设计复杂度的提高，仿真工具的重要性就越来越凸显出来。
The Pisces·2014-04-30 22:00

在UltraEdit中添加文件着色类型

UE安装完毕后默认着色显示的只有11种，如果想自行添加对于某种文件类型的着色方案，如sql、jsp、assembly、VHDL等，可按以下步骤进行。
junmail·2014-04-22 15:00

在UltraEdit中添加文件着色类型

UE安装完毕后默认着色显示的只有11种，如果想自行添加对于某种文件类型的着色方案，如sql、jsp、assembly、VHDL等，可按以下步骤进行。
junmail·2014-04-22 15:00

在UltraEdit中添加文件着色类型

UE安装完毕后默认着色显示的只有11种，如果想自行添加对于某种文件类型的着色方案，如sql、jsp、assembly、VHDL等，可按以下步骤进行。
junmail·2014-04-22 15:00

Verilog实例化时的参数传递

类似VHDL的Generic语句，Verilog也可以在例化时传递参数例子见http://sutherland-hdl.com/online_verilog_ref_guide/vlog_ref_top.html
weiweiliulu·2014-04-19 13:00

FPGA学习及设计中的注意事项

在语言方面，建议初学者学习Verilog语言，VHDL语言语法规范严格，调试起来很慢，Verilog语言容易上手，而且，一般大型企业都是用Verilog语言。
yhhedu·2014-04-17 14:00

在UltraEdit中添加文件着色类型

UE安装完毕后默认着色显示的只有11种，如果想自行添加对于某种文件类型的着色方案，如sql、jsp、assembly、VHDL等，可按以下步骤进行。
chujingbin·2014-01-17 16:38

在UltraEdit中添加文件着色类型

UE安装完毕后默认着色显示的只有11种，如果想自行添加对于某种文件类型的着色方案，如sql、jsp、assembly、VHDL等，可按以下步骤进行。
sassds·2014-01-17 16:00

在UltraEdit中添加文件着色类型

阅读更多UE安装完毕后默认着色显示的只有11种，如果想自行添加对于某种文件类型的着色方案，如sql、jsp、assembly、VHDL等，可按以下步骤进行。
sassds·2014-01-17 16:00

在UltraEdit中添加文件着色类型

阅读更多UE安装完毕后默认着色显示的只有11种，如果想自行添加对于某种文件类型的着色方案，如sql、jsp、assembly、VHDL等，可按以下步骤进行。
sassds·2014-01-17 16:00

VHDL语言的基本结构

VHDL的基本结构由实体(ENTITY)和结构体(ARCHITECTURE)两部分构成。
nokiaxjw·2014-01-15 10:00
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