VIVADO

国产之路：复旦微调试笔记3：环境配置

烧写步骤：  Xilinx：基本流程为逻辑在vivado中配置开发生成hdf，不带操作操作系统时直接用sdk在线或者参考之前固化篇，带操作系统时用petalinux配制，生成BOOT.bin(含fsbl
快跑bug来啦·2023-04-02 19:15

ZYNQ7020 Soc最小系统创建及测试

1ZynqSOC最小系统即是DDR+arm2为方便测试，添加UART测试模块，结构图如图3创建vivado工程4创建IP（1）单击IPINTEGRATOR——CreateBlockDesign，输入system
硬是要得·2023-04-02 19:27

FPGA学习4-Vivado和Vitis学习

1、vivado上建立工程（FPGA学习3）2、点击“CreateBlockDesign”，创建一个Block设计，即图形化设计，弹出对话框名字Designname尽量简短，否则在Windows下编译会有问题
udddhu·2023-04-02 13:16

FPGA 外置Flash的读写，用户数据存储

FPGA外置Flash的读写，用户数据存储前言一，该功能验证平台及参考文章1，Xilinxxc7k325tffg676-22，vivado2017.43，验证的flash芯片：MT25QL2564，参考文章
qsj_csdn·2023-04-02 12:56

国产FPGA图像采集与图像显示

芯片开发环境为Vivado2017.4。芯片型号为JFM7K325T，该芯片与Xilinx的XC7K325T芯片pin-to-pin兼容。
我是一个高手！·2023-04-02 12:19

基于Zynq-7000系列之硬件开发学习教程——Xilinx Vivado HLS案例（2）

前言本文主要介绍HLS案例的使用说明，适用开发环境：Windows7/1064bit、XilinxVivado2017.4、XilinxVivadoHLS2017.4、XilinxSDK2017.4。
Tronlong创龙·2023-04-02 00:56

riffa架构的IP制作

zynq系列FPGA的riffa架构搭建及IP的创建开发环境：windows10，软件：vivado2018.2，开发板：zc706创建riffa工程如下图所示：创建工程后下载用于创建riffa架构的源代码
青青少年11·2023-04-01 23:56

PCIe上电PC机无法识别问题,bpi,vivado

PCIe开发板上电PC机无法识别问题一、问题现象二、问题分析三、解决思路与结果法1法2本文基于Vivado软件调试PCIe板卡，讨论PCIe上电后PC机无法识的问题。
Chow..·2023-04-01 22:36

FPGA基于RIFFA实现PCIE采集HDMI传输，提供工程源码和QT上位机

目录1、前言2、RIFFA理论基础3、设计思路和架构4、vivado工程详解5、上板调试验证并演示6、福利：工程代码的获取1、前言PCIE是目前速率很高的外部板卡与CPU通信的方案之一，广泛应用于电脑主板与外部板卡的通讯
9527华安·2023-04-01 22:06

FPGA纯verilog实现RIFFA的PCIE测速实验，提供工程源码和QT上位机

目录1、前言2、RIFFA理论基础3、vivado工程详解4、上板调试验证并演示QT上位机源代码QT源代码解析5、福利：工程代码的获取1、前言PCIE是目前速率很高的外部板卡与CPU通信的方案之一，广泛应用于电脑主板与外部板卡的通讯
9527华安·2023-04-01 22:36

modelsim编译vivado仿真库报错解析

modelsim编译vivado仿真库报错解析modelsim编译vivado一直报错，搞了两天，换了无数modelsim和vivado版本，血的教训，特此记录！
Ethan_WC·2023-04-01 22:34

基于Riffa架构的PCIEDMA测试分析

平台：vivado2017.4芯片：xc7k325tfbg676-2继续学习PCIE，发现了一个开源的关于PCIEDMA的项目。RiffaPCIE今天来看一看他里面的窍门。
爱漂流的易子·2023-04-01 22:18

ZYNQ学习之路17.自定义SDSoC硬件平台

前言在前面的学习中，我们已经学会了使用Vivado及SDK开发环境，熟悉了硬件开发与Linux软件驱动之间的联系及开发流程。
亦梦云烟·2023-04-01 21:37

verilog搭建单周期CPU与流水线CPU

工具：vivado2018.3最终实现单周期CPU频率为25MHz，流水线CPU停留在理论阶段（呃），欢迎探讨：单周期CPU整体框
海心巧克力·2023-04-01 17:48

【使用verilog、五级流水和MIPS指令集设计CPU】

这里完成五级流水结构的处理器，实现70条左右的指令，基本实现全部整数指令，开发工具是Vivado。设计思想设计的处理器是五级流水处理器，取指，译码，执行，访存，回写。
dearzcs·2023-04-01 16:23

vivado更换版本导致的IP更新解决办法

如果copy得来的工程，经常会出现vivado版本不一致的情况，发生IP核锁定，下面介绍两种方法：一、常用的方法1.生成IP核的状态报告Tools->Report->ReportIPStatus2.点击
小坏坏_·2023-03-30 22:26

vivado DDS IP核参数设置和仿真

IP核版本DDSCompiler(6.0)参考文件：PG141.DOCNEV真的是神器，它能解决你对工具所有的问题。以生成一个64Mhz时钟驱动，14位带符号位的1Mhz正弦波为例，讲解下DDS核的设置和仿真。建立DDSIP核IPCatalog中搜索DDS，选择DDSCompilier。选择ConfigurationOptions为PhaseGeneratorandSINCOSLUT.System
水道水平水·2023-03-30 21:32

USB2.0 UTMI PHY芯片测试

1.1平台FPGA芯片：XilinxXCVU440PHY芯片：CY7C68000平台：Vivado2019.22.技术背景下文是我写的几篇技术背景：CY7C68000介绍开源项目UTMI介绍USB2.0
Bigbeea·2023-03-30 20:08

1、usb3.0学习开发之一 vivado 2019.1 安装

1、资源可以去官网下载，21个G太大了2、安装过程跟其他软件无差，主要是要有耐心3、点击xsetup.exe后一路next4、CopyLicense，找到Xilinx.lic文件本贴仅做为学习笔记，请大家支持正版！
helloyixiuge·2023-03-30 20:34

verilog简易密码锁设计

使用Verilog语言设计密码锁，在vivado下创建工程，并使用testbench在vivado下仿真，得到正确的结果。
QQ_778132974·2023-03-29 16:46

基于Verilog 语言开发的FPGA密码锁工程

有两个版本，分别为Quartus和vivado两个版本。工程均带有完整的仿真模块。
「已注销」·2023-03-29 16:40

.bin二进制文件转换为.txt（.bin）文件

将.bin二进制文件转换为.txt（.bin）文件可用于神经网络的权重偏置等.bin文件的读取importstructimportre#自己创建文件夹src_filepath="F:\\Vivado\\
weixin_45783610·2023-03-28 23:36

vivado代码编写——分频

要开始编写verilog代码了，以常用的分频为例，编写一个简单的代码。FPGA设计中，分频分为偶数分频和奇数分频。偶数分频只要计上升沿的个数，然后按照分频要求的不同计相应个数的上升沿并进行波形翻转即可。例如二分频，每计到一个上升沿，波形翻转一次；例如四分频，每计到两个上升沿，波形翻转一次。奇数分频相对比较麻烦，因为奇数分频经常要在给出时钟的下降沿进行翻转，而Verilog本质上是硬件描述，设计的本
学vivado的小鱼·2023-03-26 22:31

vivado学习——添加约束和生产bit文件

添加约束文件，是将FPGA的引脚和相应的电平信息添加到工程中去。生产bit文件，是为了在线调试。打开工程点击PROJECTMANAGER——IMPLEMENTATION——RunImplementation，MissingSynthesisResults点击OK，LauchRuns点击OK，等待N分钟后，ImplementationCompleted点击OK，I/OPorts点击Windows下的
学vivado的小鱼·2023-03-25 22:58

FPGA纯verilog实现RIFFA的PCIE通信，提供工程源码和软件驱动

目录1、前言2、RIFFA简介RIFFA概述RIFFA架构RIFFA驱动3、vivado工程详解4、上板调试验证并演示5、福利：工程代码的获取1、前言PCIE是目前速率很高的外部板卡与CPU通信的方案之一
9527华安·2023-03-24 00:10

基于vivado（语言Verilog）的FPGA学习（2）——zedboard开机测试和程序烧写

基于vivado（语言Verilog）的FPGA学习（2）——zedboard开机测试和程序烧写终于找到之前写的部分了，在OneNote上，以后还是专注写在一个地方1.系统架构图ZedBoard可以通过四个不同的方法烧写
小草莓爸爸·2023-03-17 16:45

【FPGA教程案例73】基础操作3——基于FPGA的Vivado功耗估计

FPGA教程目录MATLAB教程目录--------------------------------------------------------------------------------------------------------------------------------目录1.软件版本2.FPGA工程的功耗分析步骤2.1verilog分析程序
fpga和matlab·2023-03-17 16:45

基于vivado（语言Verilog）的FPGA学习（1）——了解viviado面板和编译过程

基于vivado（语言Verilog）的FPGA学习（1）——了解程序面板和编译过程每日废话：最近找实习略微一些焦虑，不想找软件开发，虽然有些C++和python基础（之前上课学的），但重点头疼的并不是语言
小草莓爸爸·2023-03-17 16:15

你的第一个基于Vivado的FPGA开发流程实践——二选一多路器

你的第一个基于Vivado的FPGA开发流程实践——二选一多路器1原理图2开发流程首先我们先打开安装好的Vivado软件创建一个文件选择你的开发板创建一个源文件现在我们就可以根据原理使用Verilog代码实验这个功能了
Living_Amethyst·2023-03-17 16:44

基于vivado（语言Verilog）的FPGA学习（3）——FPGA理论知识

基于vivado（语言Verilog）的FPGA学习（3）——FPGA理论知识文章目录基于vivado（语言Verilog）的FPGA学习（3）——FPGA理论知识1.FPGA介绍1.1.FPGA内部结构
小草莓爸爸·2023-03-17 16:14

Vivado生成.bin文件并烧录

1.生成.bin步骤1.1方法一1.在Settings里勾选-bin_file选项，如图1所示。2.添加约束文件到工程中，如图2所示。3.编译项目即可生成.bin文件。图1.在设置里勾选“-bin_file“选项图2.添加约束文件#configureset_propertyBITSTREAM.CONFIG.CONFIGRATE50[current_design]set_propertyBITSTR
Alliawell·2023-03-15 05:04

Vivado常用编程方法

Vivado常用技巧1如何提升Vivado编译速度2调用一个IP核后，如何对m_axis_data_tdata截位得到所需数据3IP核如何看实部和虚部对应的bit位4vivado如何学习某个语句的用法5
ML__LM·2023-03-13 19:03

Vivado如何生成BIN或MCS文件并烧写到FLASH中

一.参考资料参考资料：UG908-VivadoDesignSuite用户指南：编程和调试（中文版）(v2021.1)传送门：Xilinx官网——网站关键字搜索——ug908目前（2021年11月29日）
徐晓康的博客·2023-03-13 18:55

如何加快Vivado的编译速度

在Windows下Vivado默认使用的是2线程，编译较慢。可改为32线程使Vivado可使用更多计算机资源，以加快编译速度。
徐晓康的博客·2023-03-13 18:25

10g gtx 光纤通信测试_S03-CH05_UDP 万兆光通信

软件版本:VIVADO2017.4操作系统:WIN10硬件平台:MK7160FA5.1概述MK7160FA开发板的4路SFP+光口均与xc7k160T芯片的GTX串行收发器连接。
萧姹·2023-03-13 18:51

Vivado&ISE&Quartus II调用Modelsim级联仿真

博主一直致力寻找高效的工作方式，所以一直喜欢折腾软件，从刚开始只用软件IDE自带的编辑器，到Notepad++，再到后来的Vim，从用ISE14.7自带的Isim仿真，到发现更好的Modelsim，再到使用do脚本自动化仿真，乐此不疲。之前一直使用Modelsim独立仿真，虽然好用，但是对于IPCore的仿真可真是麻烦，需要找到对应的IPCore库文件，所以博主一直在寻找把FPGA开发工具和Mod
weixin_30817749·2023-03-13 18:49

实验笔记——Vivado仿真模拟

文章目录前言一、VivadoSimulato介绍二、功能仿真需要的文件三、具体步骤文章目录前言一、VivadoSimulato介绍二、功能仿真需要的文件三、具体步骤前言本章关于vivado仿真软件的使用介绍提示
菜是原罪，我有罪·2023-03-13 18:42

Vivado 生成bit文件报错报错：[DRC UCIO-1] Unconstrained Logical Port

Vivado生成bit文件报错：[DRCUCIO-1]UnconstrainedLogicalPort:20outof28logicalportshavenouserassignedspecificlocationconstraint
青柠味的乐事·2023-03-13 18:09

Xilinx关于Aurora IP核仿真和使用

平台：vivado2017.4芯片：xc7k325tfbg676-2(active)关于Aurora的开发学习。使用xilinx官方提供的IP核。
爱漂流的易子·2023-03-13 18:26

Vivado2018.2联合modelsim10.5仿真教程

vivado可在xilinx官网查询匹配的modelsim最低版本，下载modelsim前记得选用合适的modelsim版本,如图：查询网址：https://www.xilinx.com/support
小棉袄lov·2023-03-13 18:26

Xilinx关于GTX的IP核serdes仿真和使用

平台：vivado2017.4芯片：xc7k325tfbg676-2(active)关于GTX的开发学习。使用xilinx官方提供的IP核。
爱漂流的易子·2023-03-13 18:56

XDMA调试记录

平台：vivado2017.4芯片：xc7k325tfbg676-2(active)创建BD工程。
爱漂流的易子·2023-03-13 18:25

国徽FLASH SM25QH256M烧录问题总结

第一次使用XILINX的FPGA加SM25QH256M，在VIVADO中生成MCS文件，使用Hardwaremanager下载程序，添加FLASH，下载失败。
爱漂流的易子·2023-03-13 18:25

AXI总线，AXI_BRAM读写仿真测试

平台：vivado2017.4芯片：kintex-7xc7k325tffg900-2(active)准备学习AXI总线。那就从最简单的AXIBRAM学习开始。
爱漂流的易子·2023-03-13 18:25

FPGA深度学习加速(1) - Xilinx ug892-Vivado design flows overview (Vivado设计流程简述) - 阅读笔记

FPGA深度学习加速(1)Xilinxug892-Vivadodesignflowsoverview阅读笔记ug892简述了Vivado的设计流程，官方文档链接：https://china.xilinx.com
走肖暂时无法接通·2023-03-13 18:19

VIVADO常见的TCL命令总结-持续更新

版本：vivado2017.4总结一下vivado在使用过程中常见的tcl命令。Tcl命令命令的意义set_paramgeneral.maxthreads8设置综合器最大综合效率。
爱漂流的易子·2023-03-13 18:43

vivado连接板子出错no active target may be locked by another hw_server

vivado点autoconnect连接板子时出错。
PZO大笨鹅·2023-03-13 07:26

VIDEO Frame Buffer Read IP 核综合失败问题解决

一、问题描述WIN10操作系统下，在vivado2021.1版本上使用VIDEOFrameBufferReadIP核时，综合过程中，软件报错如下：[Synth8-439]module'design_1_
希言自然也·2023-03-11 20:45

vivado中如何生成、例化和仿真DCP文件

一、生成DCP文件1、在vivado-Tool-setting-project-setting-synthesis路径下，设置-modeout_of_context（综合时不产生IObuffer）2、将引脚约束注释掉
希言自然也·2023-03-11 20:15

（待优化修改）vivado DDR4 SDRAM（MIG）（2.2） IP核学习记录

用户界面PAGE1按照图中序号分别记录:1.memorydeviceinterfacespeed确认DDR4的运行时钟，框中填写的是DDR4的单时钟周期。例如，2400PDDR4的时钟速率为1200M，时钟周期为833ps。2.DCICASCADE（数字控制阻抗，digitallycontrolledimpendence）DCICASCADE用于约束单个或多个BANK的输出阻抗，使用该功能时，DD
希言自然也·2023-03-11 20:14
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