VIVADO

FPGA开发 DMA tlast缺失解决方法

先看官网手册也就是说DMA在连接任何streamingIP时，必须要接受tlast作为结束某段信息的标志，否则就会有卡死的现象，需要在vitisHLS（2020版，更早的版本可能是vivadoHLS）中通过
Karl_Wayne·2023-01-20 17:51

matlab里hls图像,Vivado HLS学习笔记（四）利用FPGA进行简单的图像处理

一、VivadoHLS部分首先我们用VivadoHLS来编写FPGA图像处理所用的IP核。1.绘制直方图1.首先编写相应的C/C++语言程序，加入到VivadoHLS工程中，再编写相应的testbe
陆士喜·2023-01-19 09:24

图像处理 Vivado HLS C 实现边缘检测和肤色检测

基于YCrCb颜色空间的CrCb范围筛选法资料显示，正常黄种人的Cr分量大约在133至173之间，Cb分量大约在77至127之间。可以根据自己的项目需求放大或缩小这两个分量的范围。voidhls::hls_skin_dection(RGB_IMAGE&src,RGB_IMAGE&dst,introws,intcols,inty_lower,inty_upper,intcb_lower,intcb_
Cloud-Atlas·2023-01-19 09:54

VIVADO HLS图像处理

VIVADOHLS实现灰度转化实验设计目的：将RGB彩色三通道图像转化为灰度单通道图像。
三岁囍·2023-01-19 09:54

FPGA图像处理HLS实现RGB转灰度，提供HLS工程和vivado工程源码

目录一、图像RGB转灰度原理二、HLS方案实现三、HLS在线仿真并导出IP四、Kintex7开发板vivado工程验证五、zynq7100开发板vivado工程验证六、板级调试验证七、福利：工程源码获取一
9527华安·2023-01-19 09:53

hls之xfopencv

为什么要引入xfopencvvivado本身集成了opencv库以及hls视频库了，opencv不能被综合导出为RTL电路，hls视频库的功能有所欠缺，因此引入xfopencv作为既可以被综合导出为RTL
Hack电子·2023-01-19 09:23

FPGA实现双线性插值任意比例的图像缩放，HLS封装IP，提供两套工程源码

目录1.双线性插值算法简介2.双线性插值算法的HLS实现与IP封装3.vivado工程介绍4.OV5640摄像头720P原分辨率输出实验5.OV5640摄像头720P缩小到640X480输出实验6.OV5640
9527华安·2023-01-19 09:23

使用Vivado HLS进行图像处理的一些个人总结

文章目录前言一、什么是HLS?二、入门HLS1.如何学习HLS2.如何编写HLS三、用HLS处理图像1.HLS主函数的编写2.testbench编写3.HLS优化总结前言本人本科毕业设计是使用Xilinx公司的HLS对图像进行处理，在学习HLS和进行毕业设计途中发现，关于HLS的中文资料相对来说较少，所以准备对我使用途中的一些心得进行整理记录，希望可以帮助到一些人。本人对于这方面也是一个小白，如果
Sillicui·2023-01-19 09:23

FPGA图像处理HLS实现三种图像缩放算法，线性插值、双线性插值、双三次插值，提供HLS工程和vivado工程源码

三种图像缩放算法介绍线性插值双线性插值双三次插值二、HLS实现线性插值图像缩放三、HLS实现双线性插值图像缩放四、HLS实现双三次插值图像缩放五、HLS在线仿真并导出IP六、其他FPGA型号HLS在线仿真并导出IP七、zynq7100开发板vivado
9527华安·2023-01-19 09:53

【计算机组成原理实验】CPU设计

实验环境ASUSVivoBook+Windows10+Vivado2019.2，语言为VerilogHDL。
ayaishere_·2023-01-18 16:13

vfifo控制mig_基于OV5640的FPGA-DDR HDMI显示

1.1Xilinx平台DDR3控制器使用这部分主要是使用Vivado中MIGIP核的使用，网上有很多参考例程，这里就不过多描述了，主要说明及使用，详见文末附件。
weixin_39675289·2023-01-17 08:19

FPGA的GTP视频传输方案，提供HDMI和OV5640摄像头两种例程

开发板：米联客A7-35T；IDE：vivado2019.1；参考代码：米联客A7-35T开发板配套例程；实现功能框图如下：HDMI工程：输入HDMI1080P(ADV7611解码)，输出HDMI1080P
9527华安·2023-01-17 08:48

【xilinx xfopencv】Vivado_HLS_ov5640_threshold_hdmi（图像二值化）第一部分

文章目录写在前面目的介绍OpenCv二值化函数thresholdXilinxxfopencvthreshold函数otsuthreshold函数工具一、创建项目二、步骤测试threshold函数1.添加示例代码2.ProjectSettings3.仿真结果测试otsuthreshold函数1.添加示例代码2.ProjectSettings3.仿真结果测试自己创建的函数1.添加文件2.Project
晚熟的人_杜小杜·2023-01-17 08:46

【xilinx xfopencv】Vivado_HLS_ov5640_rgb2gray_hdmi 第二部分

文章目录写在前面目的工具一、创建项目二、步骤1.添加IP核及路径2.CreateBlockDesign3.添加IP核及配置IP核4.LaunchSDK5.代码6.RunConfigurations7.结果总结写在前面本人是参考赛灵思官方文档、正点原子教程和网上相关内容，所有参考、转载会标明出处，希望文章对大家有所帮助，感谢各位！本文章参考了正点原子《启明星ZYNQ之嵌入式开发指南V1.2.3》。目
晚熟的人_杜小杜·2023-01-17 08:46

【xilinx xfopencv】Vivado_HLS_ov5640_threshold_hdmi（图像二值化）第二部分

写在前面本人是参考赛灵思官方文档核例程、网上相关教程和内容，所有参考、转载会标明出处，希望文章对大家有所帮助，感谢各位！创建项目、添加示例代码和ProjectSettings等操作请参考本人其他文章，链接：https://blog.csdn.net/m0_49474265/article/details/123759085使用到AXI，需要修改xf_headers.h和xf_config_para
晚熟的人_杜小杜·2023-01-17 08:46

【FPGA】Verilog：基本实验步骤演示 | 功能电路创建 | 添加仿真激励 | 观察记录仿真波形

前言：本章内容主要是演示Vivado下利用Verilog语言进行电路设计、仿真、综合和下载的完整过程、Verilog语言基本运用，电路设计和TestBench程序的编写、以及实验开发板的使用，通过观察和数据记录理解仿真和
流继承·2023-01-15 13:59

FPGA图像处理HLS实现sobel边沿检测，提供HLS工程和vivado工程源码

目录一、sobel边沿检测原理二、HLS方案实现sobel边沿检测三、HLS在线仿真并导出IP四、Kintex7开发板vivado工程验证五、zynq7100开发板vivado工程验证六、板级调试验证七
9527华安·2023-01-14 08:01

基于FPGA的UDP 通信（四）

设计条件FPGA芯片：xc7a35tfgg484-2网络芯片（PHY）：RTL8211（支持1000M/100M/10M）MAC与PHY接口：GMII接口类型：RJ-45Vivado版本：201
在路上，正出发·2023-01-14 07:56

vivado安装双击setup.exe后无响应的问题解决

文章目录故障描述故障解决故障分析故障描述故障表现为在解压安装文件后双击目录下的xsetup.exe后，无任何弹窗提示，VIVADO也没有开始安装。
甲光向日·2023-01-13 22:00

ISE简介及其下载 安装 和谐 与 卸载

Xilinx官网ISE存档：https://china.xilinx.com/support/download/index.html/content/xilinx/zh/downloadNav/vivado-design-tools
徐晓康的博客·2023-01-13 21:53

Simulink方法总结和避坑指南（一）——Simulink入门与基本调试方法

interpretedMATLABfunction：五、总结和坑点提醒一、项目场景  最近一个任务是使用simulink搭建一个MIMO串扰消除的链路，并用实际收到的数据进行测试，在搭建的过程中也遇到了不少的问题（当然这比vivado
yufan_fw·2023-01-13 10:13

中科大FPGAOL使用方法

Login-FPGAOnlinehttp://fpgaol.ustc.edu.cn/2.系统采用的硬件平台是赛灵思的Nexys4DDR开发板(xc7a100t-csg324)，可以用Vivado或者ISE
SDAU2005·2023-01-12 20:23

HLS：卷积神经网络LeNet5的实现与测试

Windows10、Vivado2018.2、VivadoHLS与XilinxSDK。2、LeNet5概述。1994年，CNN网络，手写字符识别与分类，确立了CNN结构，适合入门。
Lytain2022·2023-01-12 14:35

基于FPGA的一维卷积神经网络CNN的实现（二）资源分配

29发布4323收藏5分类专栏：基于FPGA的卷积神经网络CNN加速文章标签：FPGACNN卷积神经网络深度学习版权基于FPGA的卷积神经网络CNN加速专栏收录该内容2篇文章0订阅订阅专栏资源分配环境：Vivado2019.2
呓语煮酒·2023-01-12 14:04

FPGA开发之算法开发System Generator

22/2015-15:42发表现在的FPGA算法的实现有下面几种方法：1.Verilog/VHDL语言的开发;2.systemGenerator;3.ImpulsC编译器实现从C代码到HDL语言；4.VivadoHLS
wu_shun_sheng·2023-01-11 08:25

VsCode配置之verilog

原文:https://blog.csdn.net/qq_39498701/article/details/84668833步骤一、更换Vivado自带文本编辑器第一步打开Vivado再Tool菜单中打开
HGGshiwo·2023-01-10 22:54

[Constraints 18-5210] No constraints selected for write.

vivado2018.3版本提醒：[Constraints18-5210]Noconstraintsselectedforwrite.Resolution:Thismessagecanindicatethattherearenoconstraintsforthedesign
烟 火·2023-01-09 15:59

《FPGA并行编程》读书笔记（第一期）01_HLS简介

《FPGA并行编程》读书笔记（第一期）01_HLS简介1.HLS是什么2.HLS入门Demo扫疑2.1HLS入门Demo简介2.2.md文件阅读器2.3Lab1-VivadoHLSDesignFlowLab2.4Lab2
sazc·2023-01-06 17:19

玩转Zynq连载17——新建Vivado工程

特权同学玩转Zynq连载17——新建Vivado工程1新建Vivado工程在本节，我们一起来动手使用Vivado创建一个FPGA工程。
ove学习使我快乐·2023-01-06 17:19

FPGA并行计算可编程芯片

玩转Zynq可以使用Vivado创建一个FPGA工程。什么是FPGA前言自FPGA诞生以来，FPGA（现场可编程门阵列）就引起了人们的关注。
Peter_Gao_·2023-01-06 17:48

【数字钟实验2.0】Verilog/SystemVerilog

，其实感觉比画电路简单哈哈哈哈:)嘿嘿目录实验设置分模块代码60计数器24计数器日期计数器(day)设置时间时钟分频动态显示扫描模块顶层模块几个问题1.日期功能2.如何调试实验设置软件平台：Vivado2020.1
Atopos_Yu·2023-01-06 16:13

【FPGA】Verilog 基础速览 | 数据类型 | HDL常数声明 | Timescale | 操作符 | 阻塞语句 | 非阻塞语句

之后，我们将按步骤演示如何使用Vivado创建简单项目。手动实践部分将根据我们提供的.v和.tb代码，跟着步骤跑出Simulation结果即可。
柠檬叶子C·2023-01-04 13:35

44_ZYNQ7020开发板Vivado配置FIFO并用Vivao自带逻辑分析仪分析

摘要：FIFO是FPGA应用当中非常重要的模块，广泛应用于数据的缓存，跨时钟域数据处理。学好FIFO是FPGA的关键，灵活运用好FIFO是一个FPGA工程师必备的技能。赛灵思提供的FIFOIP核进行读写测试。一、实验原理FIFO:Firstin,Firstout代表先进的数据先出，后进的数据后出。需要在Xilinx提供的FIFO的IP核实例化一个FIFO，根据读写时序写入和读取FIFO中存储的数据
一米八零的昊哥·2023-01-04 07:13

vivado生成的比特流文件目录

1.打开文件工程所在文件目录，双击.runs文件2.双击.impl文件3.即可找到.bit比特文件
肥龙在学·2023-01-04 07:13

VIVADO创建头文件.vh文件以及调用方法

一：创建设计文件二：点击CreateFile三：点击下拉箭头，选择VerilogHeader,，输入文件名head_file,然后点击Finish打开我们创建好的head_file.vh文件；输入自己定义的常量以及值；之后保存。然后打开我们的module，在模块里面首先要声明头文件，记得加上.vh后缀；然后就可以正常调用。
肥龙在学·2023-01-04 07:13

【正点原子FPGA连载】第五章Petalinux的安装摘自【正点原子】DFZU2EG_4EV MPSoC之嵌入式Linux开发指南

手册+视频下载地址：http://www.openedv.com/thread-340252-1-1.html第五章Petalinux的安装本章将带大家来安装Petalinux开发工具，需要注意的是与Vivado
正点原子·2022-12-31 13:57

[Verilog]有限状态机设计举例

请参阅Vivado教程，了解如何使用Vivado工具创建项目和验证数字电路。一、实验目标在本次实验中，你将会学到：对MealyFSMs建模对MooreFSMs建模1.1Meal
元直数字电路验证·2022-12-31 12:52

第十一讲、FPGA开发中xilinx vivado 平台时序分析系列课程-边沿对齐input delay ddr双沿采样时序约束与收敛

我们在使用一些以太网PHY和FPGA接口是RGMII接口是DDR双沿结构，还有ADC芯片也也是DDR双沿采样接口，以及CMOS视频传感器也有很多DDR双沿源同步接口。我们这里以IMX222视频传感器的的DDR为例约束inputddr接口如何进行约束和时序分析以及收敛源同步边缘对齐fpga输入直接模式（输入端不加PLL）这是IMX222手册中DDR接口的时钟和数据的边缘对齐的源同步时序参数，此参数供
尤老师FPGA·2022-12-30 12:32

超棒的免费FPGA时序分析课程--基于xilinx、vivado

超棒的免费FPGA时序分析课程–基于xilinxk7、vivado2018这里分享尤凯文老师在B站上的FPGA时序分析教程，非常不错，免费更新的课程干货满满。
大功率灯泡·2022-12-30 12:01

【Xilinx Vivado时序分析/约束系列6】FPGA开发时序分析/约束-IO时序输入延时

目录源同步FPGA输入时序分析的模型inputdelay约束极限inputdelay往期系列博客源同步FPGA输入时序分析的模型以下为源同步FPGA输入时序分析的模型的示意图，在之前的文章中介绍过，在此介绍一下各个时钟延时的含义。Tco：到上游器件接口的数据延迟，这个延迟其实包括时钟源到寄存器D端的延迟、寄存器内部的延时Tco、Q端到输出接口的延迟，在这里统称为Tco。Td_bd：数据延迟路径，板
Linest-5·2022-12-30 12:30

【Xilinx Vivado时序分析/约束系列7】FPGA开发时序分析/约束-FPGA单沿采样数据input delay时序约束实操

本次以实际工程进行（Vivado）问题引入FPGA管脚处时钟上升沿到达之后3ns是数据到达时间，时钟周期为10ns，如何约束inputdelay和察看时序报告？分析
Linest-5·2022-12-30 12:30

基于Xlinx的时序分析与约束（6）----如何读懂vivado下的时序报告？

写在前面在《基于Xlinx的时序分析与约束（3）----基础概念（下）》文章中写了一些时序分析的基础概念，同时还说了文章中提到的公式根本就不需要记忆，因为综合工具vivado会帮你把所有时序路径都做详尽的分析
孤独的单刀·2022-12-30 12:26

基于vivado2019的FDMA及DDR3仿真（AXI接口）

基于vivado2019的FDMA及DDR3仿真（AXI接口）前言一、VIVADO自带example建立二、FDMA介绍三、顶层文件的替换及仿真前言之前每次调试内存的代码都要直接下板调试，随着工程越来越大
王_嘻嘻·2022-12-29 16:15

FPGA运动目标检测，基于米联客FDMA设计开发，A7和zynq两个版本

基于米联客FDMA设计开发，A7和zynq两个版本开发环境如下：纯FPGA开发板：米联客MA703FA，A7-35T的FPGA；ZYNQ开发板：米联客MZ7100FA，zynq-7100的FPGA；EDA：vivado2019.1
9527华安·2022-12-29 16:09

cuDNN error: CUDNN_STATUS_INTERNAL_ERROR

由于电脑配置有点差，在跑网络的时候打开了两个vivado工程和两个C++工程，导致电脑内存被占用，因此无法正常启动cu
tanfuz·2022-12-29 12:44

matlab获取选中的点_matlab+vivado设计数字滤波器

这两个月在做数字信号处理方面的工作，也是从一个小白刚刚起步，这两天才把fir滤波器给跑通，写文记录下。希望大家欢迎，多多支持。关注公众号【数字积木】，可获取本教程的源代码工程文件。2020-05-151，MATLAB代码仿真。首先介绍下信号混频的相关概念。混频就是把两个不同频率的信号混合，得到第三个频率。数字电路中最常见的混频方法就是将两个信号相乘。将两个频率为f0,f1的正弦波进行相乘，根据积化
weixin_39534759·2022-12-28 23:27

vivado2015.4 sdk利用串口输出Hello World（上）

1.NewProject选择对应的芯片型号Parts还有板Boards2.选择左侧CreatBlockDesign3.这时候会有BlockDesign的界面，点击左侧AddIP输入zynq，选择我红色圈住的那个4.因为我们只需要用到UART口，所以只需要勾上UART，其他可以忽略.ExpandI/Operipheralsifnecessary,anddeselectalltheI/Operiphe
weixin_43065256·2022-12-27 03:38

ERROR: [Vivado 12-4041] Failed to create directory. Please check directory permissions: '.cxl.ip'

vivado版本：2018.3modelsim：10.6dcompile出现下面的错误：ERROR:[Vivado12-4041]Failedtocreatedirectory.Pleasecheckdirectorypermissions
weixin_43065256·2022-12-27 03:37

Xilinx时序分析学习和非同步时钟如何设置constraints

XDC的基本语法《ug903VivadoDesignSuiteUserGuideUsingConstraints》XDC的基本语法可以分为时钟约束、I/O约束以及时序例外约束三大类。
人工智能和FPGA AI技术·2022-12-25 08:08

时序分析及约束实操（VIVADO IDE）——建立时间检查

目录前言1、知识回顾2、实际操作2.1工程相关配置2.2模块源码2.3建立IO约束2.4建立时序约束2.4.1主时钟参考说明前言《Tcl&STA》专栏主要是学习了Tcl一些基本语法以及STA各种理论知识，包括时序分析的目的和各种概念，以及时序报告的分析等等。但是总有一个问题感觉悬而未决：如何确定我需要的约束条件并且具体的约束步骤是什么？具体的实际操作需要注意什么？检查什么？真正到一个项目上，还是会
在路上，正出发·2022-12-25 08:07
上一页 22 23 24 25 26 27 28 29 下一页
按字母分类： ABCDEFGHIJKLMNOPQRSTUVWXYZ其他