VIVADO

Vivado如何生成BIN或MCS文件并烧写到FLASH中

一.参考资料参考资料：UG908-VivadoDesignSuite用户指南：编程和调试（中文版）(v2021.1)传送门：Xilinx官网——网站关键字搜索——ug908目前（2021年11月29日）
徐晓康的博客·2023-03-13 18:55

如何加快Vivado的编译速度

在Windows下Vivado默认使用的是2线程，编译较慢。可改为32线程使Vivado可使用更多计算机资源，以加快编译速度。
徐晓康的博客·2023-03-13 18:25

10g gtx 光纤通信测试_S03-CH05_UDP 万兆光通信

软件版本:VIVADO2017.4操作系统:WIN10硬件平台:MK7160FA5.1概述MK7160FA开发板的4路SFP+光口均与xc7k160T芯片的GTX串行收发器连接。
萧姹·2023-03-13 18:51

Vivado&ISE&Quartus II调用Modelsim级联仿真

博主一直致力寻找高效的工作方式，所以一直喜欢折腾软件，从刚开始只用软件IDE自带的编辑器，到Notepad++，再到后来的Vim，从用ISE14.7自带的Isim仿真，到发现更好的Modelsim，再到使用do脚本自动化仿真，乐此不疲。之前一直使用Modelsim独立仿真，虽然好用，但是对于IPCore的仿真可真是麻烦，需要找到对应的IPCore库文件，所以博主一直在寻找把FPGA开发工具和Mod
weixin_30817749·2023-03-13 18:49

实验笔记——Vivado仿真模拟

文章目录前言一、VivadoSimulato介绍二、功能仿真需要的文件三、具体步骤文章目录前言一、VivadoSimulato介绍二、功能仿真需要的文件三、具体步骤前言本章关于vivado仿真软件的使用介绍提示
菜是原罪，我有罪·2023-03-13 18:42

Vivado 生成bit文件报错报错：[DRC UCIO-1] Unconstrained Logical Port

Vivado生成bit文件报错：[DRCUCIO-1]UnconstrainedLogicalPort:20outof28logicalportshavenouserassignedspecificlocationconstraint
青柠味的乐事·2023-03-13 18:09

Xilinx关于Aurora IP核仿真和使用

平台：vivado2017.4芯片：xc7k325tfbg676-2(active)关于Aurora的开发学习。使用xilinx官方提供的IP核。
爱漂流的易子·2023-03-13 18:26

Vivado2018.2联合modelsim10.5仿真教程

vivado可在xilinx官网查询匹配的modelsim最低版本，下载modelsim前记得选用合适的modelsim版本,如图：查询网址：https://www.xilinx.com/support
小棉袄lov·2023-03-13 18:26

Xilinx关于GTX的IP核serdes仿真和使用

平台：vivado2017.4芯片：xc7k325tfbg676-2(active)关于GTX的开发学习。使用xilinx官方提供的IP核。
爱漂流的易子·2023-03-13 18:56

XDMA调试记录

平台：vivado2017.4芯片：xc7k325tfbg676-2(active)创建BD工程。
爱漂流的易子·2023-03-13 18:25

国徽FLASH SM25QH256M烧录问题总结

第一次使用XILINX的FPGA加SM25QH256M，在VIVADO中生成MCS文件，使用Hardwaremanager下载程序，添加FLASH，下载失败。
爱漂流的易子·2023-03-13 18:25

AXI总线，AXI_BRAM读写仿真测试

平台：vivado2017.4芯片：kintex-7xc7k325tffg900-2(active)准备学习AXI总线。那就从最简单的AXIBRAM学习开始。
爱漂流的易子·2023-03-13 18:25

FPGA深度学习加速(1) - Xilinx ug892-Vivado design flows overview (Vivado设计流程简述) - 阅读笔记

FPGA深度学习加速(1)Xilinxug892-Vivadodesignflowsoverview阅读笔记ug892简述了Vivado的设计流程，官方文档链接：https://china.xilinx.com
走肖暂时无法接通·2023-03-13 18:19

VIVADO常见的TCL命令总结-持续更新

版本：vivado2017.4总结一下vivado在使用过程中常见的tcl命令。Tcl命令命令的意义set_paramgeneral.maxthreads8设置综合器最大综合效率。
爱漂流的易子·2023-03-13 18:43

vivado连接板子出错no active target may be locked by another hw_server

vivado点autoconnect连接板子时出错。
PZO大笨鹅·2023-03-13 07:26

VIDEO Frame Buffer Read IP 核综合失败问题解决

一、问题描述WIN10操作系统下，在vivado2021.1版本上使用VIDEOFrameBufferReadIP核时，综合过程中，软件报错如下：[Synth8-439]module'design_1_
希言自然也·2023-03-11 20:45

vivado中如何生成、例化和仿真DCP文件

一、生成DCP文件1、在vivado-Tool-setting-project-setting-synthesis路径下，设置-modeout_of_context（综合时不产生IObuffer）2、将引脚约束注释掉
希言自然也·2023-03-11 20:15

（待优化修改）vivado DDR4 SDRAM（MIG）（2.2） IP核学习记录

用户界面PAGE1按照图中序号分别记录:1.memorydeviceinterfacespeed确认DDR4的运行时钟，框中填写的是DDR4的单时钟周期。例如，2400PDDR4的时钟速率为1200M，时钟周期为833ps。2.DCICASCADE（数字控制阻抗，digitallycontrolledimpendence）DCICASCADE用于约束单个或多个BANK的输出阻抗，使用该功能时，DD
希言自然也·2023-03-11 20:14

在开始高速接口前，我们来试试IBERT测试吧

https://zhuanlan.zhihu.com/p/93353191此次实验采用的FPGA平台为Xilinx的评估板KCU116，硬件开发平台采用的是vivado2018.3，IP为IBERTUltrascaleGTY
非鱼知乐·2023-03-11 05:20

Zynq SDK开发之外设信息描述

system.hdf;2）system.mss；3）xparameters.h.syatem.hdf是硬件描述文件（HardwareDescriptionFile），里面包含了PS所有外设的地址空间映射，如下图所示（和Vivado
Alliawell·2023-03-11 01:07

【FPGA】Verilog：时序电路应用 | 序列发生器 | 序列检测器

前言：本章内容主要是演示Vivado下利用Verilog语言进行电路设计、仿真、综合和下载示例：序列发生器与序列检测器功能特性：采用XilinxArtix-7XC7A35T芯片配置方式：USB-JTAG
流继承·2023-03-10 13:12

【FPGA】Verilog：时序电路设计 | 二进制计数器 | 计数器 | 分频器 | 时序约束

前言：本章内容主要是演示Vivado下利用Verilog语言进行电路设计、仿真、综合和下载示例：计数器与分频器功能特性：采用XilinxArtix-7XC7A35T芯片配置方式：USB-JTAG/SPIFlash
流继承·2023-03-10 13:10

Vivado一键生成Verilog例化代码方法分享

二、使用步骤1.设置Vivado启动时自动加载脚本2.Vivado设置总结前言天下苦Vivado无代码例化模板久矣，士可996，但不可无生产力工具。
telantan·2023-03-08 22:48

【正点原子FPGA连载】第六章自定义IP核-呼吸灯实验 摘自【正点原子】DFZU2EG_4EV MPSoC之嵌入式Vitis开发指南

第六章自定义IP核-呼吸灯实验在Vivado软件中，我们可以很方便的通过创建和封装IP向导的方式来自定义IP核。
正点原子·2023-02-21 11:37

Zynq非VDMA方案实现视频3帧缓存输出，无需SDK配置，提供工程源码和技术支持

目录1、前言2、VDMA的不便之处3、FDMA取代VDMA实现视频缓存输出4、Vivado工程详解5、上板调试验证并演示6、福利：工程代码的获取1、前言对于Zynq和Microblaze的用户而言，要想实现图像缓存输出
9527华安·2023-02-21 08:25

Zynq非Video Mixer方案实现视频叠加输出，无需SDK配置，提供工程源码和技术支持

目录1、前言2、VideoMixer的不便之处3、FDMA取代VideoMixer实现视频叠加输出4、Vivado工程详解5、上板调试验证并演示6、福利：工程代码的获取1、前言关于Zynq使用VideoMixer
9527华安·2023-02-21 08:25

FPGA纯verilog代码实现图像对数变换，提供工程源码和技术支持

目录1、图像对数变换理论2、log系数的matlab生成3、FPGA实现图像对数变换4、vivado与matlab联合仿真5、vivado工程介绍6、上板调试验证并演示7、福利：工程代码的获取1、图像对数变换理论对数变换可以将图像的低灰度值部分扩展
9527华安·2023-02-21 08:24

FPGA纯verilog代码实现图像缩放，两种插值算法任意尺寸缩放，提供3套工程源码

目录1、设计思路和架构2、纯verilog代码搭建，不带任何ip3、双线性插值和邻域插值算法4、vivado和matlab联合仿真及结果5、工程代码1：720P原始摄像头采集显示6、工程代码2：720P
9527华安·2023-02-21 08:54

FPGA纯Verilog实现任意尺寸图像缩放，串口指令控制切换，贴近真实项目，提供工程源码和技术支持

目录1、前言2、目前主流的FPGA图像缩放方案3、本方案的优越性4、详细设计方案5、vivado工程详解6、上板调试验证并演示7、福利：工程源码获取1、前言代码使用纯verilog实现，没有任何ip，可在
9527华安·2023-02-21 08:18

【FPGA】Verilog：组合电路 | 3—8译码器 | 编码器 | 74LS148

前言：本章内容主要是演示Vivado下利用Verilog语言进行电路设计、仿真、综合和下载示例：编码/译码器的应用功能特性：采用XilinxArtix-7XC7A35T芯片配置方式：USB-JTAG/SPIFlash
流继承·2023-02-18 07:04

【FPGA】Verilog：组合逻辑电路应用 | 数码管 | 8421BCD编码 | 转换七段数码管段码

前言：本章内容主要是演示Vivado下利用Verilog语言进行电路设计、仿真、综合和下载示例：数码管的使用功能特性：采用XilinxArtix-7XC7A35T芯片配置方式：USB-JTAG/SPIFlash
流继承·2023-02-18 07:04

【FPGA】Verilog：组合电路设计 | 三输入 | 多数表决器

前言：本章内容主要是演示Vivado下利用Verilog语言进行电路设计、仿真、综合和下载的示例：表决器（三人表决器）。
流继承·2023-02-18 07:34

简单几步，教你使用 Petalinux 定制 Linux

测试平台：黑金Zynq7035开发板芯片型号：XC7Z035-2FFG676I开发环境：Ubuntu16.04开发工具：Petalinux2017.4Step1创建Petalinux工程1.1将Vivado
Hello阿尔法·2023-02-17 17:54

zynq或zynqmp通过emio和gmii to rgmii ip使用pl端以太网调试

主要内容：以太网调试问题中gmiitorgmii问题较多：主要涉及到IP参数配置、Linux设备树等Vivado关键配置：PHYAddress默认8，这里不是填写phy地址，一定要和phy地址不一样才能工作
newuart·2023-02-17 17:23

ZYNQ 使用网口或串口实现程序保存或升级

一，ZYNQ使用网口实现BOOT.BIN在线升级1，这个模块能使用的前提是在vivado工程中勾选FLASH配置和eth0或eth1支持（不然硬件不支持后面文件会报错）。
寒听雪落·2023-02-17 17:45

“Xilinx ZYNQ+TCP通信+Python上位机”实现实时视频传输系统

公众号后台回复“ZYNQ图像传输”即可免费下载包括Vivado工程、Python源码以及说明文档等文件。
求学者羽光·2023-02-17 17:15

黑金AX7Z100 FPGA开发板移植LWIP库（二）PL端

本篇接下来基于Vivado17.4整理比较详细的PL端移植过程。一、Vivado工程建立1、新建一个空工程，名称为net_lwip_pl。2、FPGA芯片选择xc7z100ffg900-2。
气血龙渊·2023-02-17 17:43

ZYNQ中freeRTOS实时操作系统之TCP数据传输

一、搭建ZYNQ硬件平台1.新建一个vivado工程，命名随便！2.新建blockdesign，并命名！3.如下图所示配置ZYNQprocessingsyste
Mukar7·2023-02-17 17:00

ZYNQ ucos-ii中使用lwip及usb

Vivado平台真是方便，想要运行些基本模板的话就是点点鼠标的事，不过这对新手来说就不太有利了，不太好明白每个步骤其中的奥妙，还有一整套流程下
_DMing·2023-02-17 17:59

Zynq 裸机 PS + PL 双网口实现之 lwip 库文件修改

修改对象XilinxVivado2017.4库文件lwip141_v2_0新增功能添加对PHY芯片ksz9031的支持；添加SDK中LWIP参数设置对话框emio_options选项；添加XPAR_GMII2RGMIICON
Hello阿尔法·2023-02-17 17:45

Verilog功能模块——时钟分频

但Vivado软件综合时会自动给div_clk加BUFG，使其使用全局时钟资源变为全局时钟，故此处不在代码中
徐晓康的博客·2023-02-17 13:28

开发者分享｜读懂用好 Timing Constraints 窗口

事实上，Vivado集成设计环境提供了很多辅助工具来协助用户完成时序约束的分析。本文阐述了如何结合Ti
碎碎思·2023-02-06 10:09

Vivado_AXI Quad SPI_IP核

介绍关于Vivado中AXIQuadSPIv3.2的使用方法。参考资料：pg153-axi-quad-spi.pdf，可自行在官网下载。以该IP核的StandardSPIMode的使用为例。
怪都督·2023-02-04 19:58

Vitis的使用

1.Vitis概述Vitis是XilinxSDK的继任者，从Vivado2019.2开始启用。sdk是vivado的附属，而vitis地位和vivado相同，一个负责软件，一个负责硬件。
Alliawell·2023-02-03 09:16

关于使用vivado生成.mcs文件并固化到flash的操作

关于使用vivado生成.mcs文件并固化到flash的操作姓名：孙健强学号：19021210841本文转载于：https://blog.csdn.net/xie2012302700054/article
孙健强·2023-02-03 06:15

ZYNQ #5 - 从vivado工程开始，从emmc启动Linux

本文从最简单的petalinux需求的vivado工程开始，建立一个能跑起来linux的vivado工程。
里先森·2023-02-01 07:12

拿下AXI—入门简介

因为在Xilinx家的硬件平台下，AXI总线基本上无处不在，在Vivado的IP库中，但凡和数据传输有点关系的IP也全是采用AXI总线接口。如果只是做纯FPGA逻辑开发，或许没有AXI总线也无妨。
ic-now·2023-01-31 16:29

那些年我们拿下了 Zynq

搭建开发环境1、Windows下安装VivadoVivado是XilinxFPGA开发的主要软件（2019年10月，赛
Hello阿尔法·2023-01-31 16:58

zynq7020使用hdl库

使用环境：ubuntu18.04vivado2019.2ZYNQ7020adau1761由于zynq7020使用ADAU1761需要使用hdl库里的axi_i2s_adiip核．切到这个仓库分支版本的最高分支
qq_28219531·2023-01-31 07:46

zc706 linux查看Ip,Xilinx ZC706嵌入式开发和Petalinux小试

Linux发行版里面我用的是CentOS，Vivado推荐测试的那几个我试过CentOS和Ubunt
weixin_39610956·2023-01-31 02:43
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