VIVADO 第25页

在开始高速接口前，我们来试试IBERT测试吧

https://zhuanlan.zhihu.com/p/93353191此次实验采用的FPGA平台为Xilinx的评估板KCU116，硬件开发平台采用的是vivado2018.3，IP为IBERTUltrascaleGTY

非鱼知乐·2023-03-11 05:20

Zynq SDK开发之外设信息描述

system.hdf;2）system.mss；3）xparameters.h.syatem.hdf是硬件描述文件（HardwareDescriptionFile），里面包含了PS所有外设的地址空间映射，如下图所示（和Vivado

Alliawell·2023-03-11 01:07

【FPGA】Verilog：时序电路应用 | 序列发生器 | 序列检测器

前言：本章内容主要是演示Vivado下利用Verilog语言进行电路设计、仿真、综合和下载示例：序列发生器与序列检测器功能特性：采用XilinxArtix-7XC7A35T芯片配置方式：USB-JTAG

流继承·2023-03-10 13:12

【FPGA】Verilog：时序电路设计 | 二进制计数器 | 计数器 | 分频器 | 时序约束

前言：本章内容主要是演示Vivado下利用Verilog语言进行电路设计、仿真、综合和下载示例：计数器与分频器功能特性：采用XilinxArtix-7XC7A35T芯片配置方式：USB-JTAG/SPIFlash

流继承·2023-03-10 13:10

Vivado一键生成Verilog例化代码方法分享

二、使用步骤1.设置Vivado启动时自动加载脚本2.Vivado设置总结前言天下苦Vivado无代码例化模板久矣，士可996，但不可无生产力工具。

telantan·2023-03-08 22:48

【正点原子FPGA连载】第六章自定义IP核-呼吸灯实验摘自【正点原子】DFZU2EG_4EV MPSoC之嵌入式Vitis开发指南

第六章自定义IP核-呼吸灯实验在Vivado软件中，我们可以很方便的通过创建和封装IP向导的方式来自定义IP核。

正点原子·2023-02-21 11:37

Zynq非VDMA方案实现视频3帧缓存输出，无需SDK配置，提供工程源码和技术支持

目录1、前言2、VDMA的不便之处3、FDMA取代VDMA实现视频缓存输出4、Vivado工程详解5、上板调试验证并演示6、福利：工程代码的获取1、前言对于Zynq和Microblaze的用户而言，要想实现图像缓存输出

9527华安·2023-02-21 08:25

Zynq非Video Mixer方案实现视频叠加输出，无需SDK配置，提供工程源码和技术支持

目录1、前言2、VideoMixer的不便之处3、FDMA取代VideoMixer实现视频叠加输出4、Vivado工程详解5、上板调试验证并演示6、福利：工程代码的获取1、前言关于Zynq使用VideoMixer

9527华安·2023-02-21 08:25

FPGA纯verilog代码实现图像对数变换，提供工程源码和技术支持

目录1、图像对数变换理论2、log系数的matlab生成3、FPGA实现图像对数变换4、vivado与matlab联合仿真5、vivado工程介绍6、上板调试验证并演示7、福利：工程代码的获取1、图像对数变换理论对数变换可以将图像的低灰度值部分扩展

9527华安·2023-02-21 08:24

FPGA纯verilog代码实现图像缩放，两种插值算法任意尺寸缩放，提供3套工程源码

目录1、设计思路和架构2、纯verilog代码搭建，不带任何ip3、双线性插值和邻域插值算法4、vivado和matlab联合仿真及结果5、工程代码1：720P原始摄像头采集显示6、工程代码2：720P

9527华安·2023-02-21 08:54

FPGA纯Verilog实现任意尺寸图像缩放，串口指令控制切换，贴近真实项目，提供工程源码和技术支持

目录1、前言2、目前主流的FPGA图像缩放方案3、本方案的优越性4、详细设计方案5、vivado工程详解6、上板调试验证并演示7、福利：工程源码获取1、前言代码使用纯verilog实现，没有任何ip，可在

9527华安·2023-02-21 08:18

【FPGA】Verilog：组合电路 | 3—8译码器 | 编码器 | 74LS148

前言：本章内容主要是演示Vivado下利用Verilog语言进行电路设计、仿真、综合和下载示例：编码/译码器的应用功能特性：采用XilinxArtix-7XC7A35T芯片配置方式：USB-JTAG/SPIFlash

流继承·2023-02-18 07:04

【FPGA】Verilog：组合逻辑电路应用 | 数码管 | 8421BCD编码 | 转换七段数码管段码

前言：本章内容主要是演示Vivado下利用Verilog语言进行电路设计、仿真、综合和下载示例：数码管的使用功能特性：采用XilinxArtix-7XC7A35T芯片配置方式：USB-JTAG/SPIFlash

流继承·2023-02-18 07:04

【FPGA】Verilog：组合电路设计 | 三输入 | 多数表决器

前言：本章内容主要是演示Vivado下利用Verilog语言进行电路设计、仿真、综合和下载的示例：表决器（三人表决器）。

流继承·2023-02-18 07:34

简单几步，教你使用 Petalinux 定制 Linux

测试平台：黑金Zynq7035开发板芯片型号：XC7Z035-2FFG676I开发环境：Ubuntu16.04开发工具：Petalinux2017.4Step1创建Petalinux工程1.1将Vivado

Hello阿尔法·2023-02-17 17:54

zynq或zynqmp通过emio和gmii to rgmii ip使用pl端以太网调试

主要内容：以太网调试问题中gmiitorgmii问题较多：主要涉及到IP参数配置、Linux设备树等Vivado关键配置：PHYAddress默认8，这里不是填写phy地址，一定要和phy地址不一样才能工作

newuart·2023-02-17 17:23

ZYNQ 使用网口或串口实现程序保存或升级

一，ZYNQ使用网口实现BOOT.BIN在线升级1，这个模块能使用的前提是在vivado工程中勾选FLASH配置和eth0或eth1支持（不然硬件不支持后面文件会报错）。

寒听雪落·2023-02-17 17:45

“Xilinx ZYNQ+TCP通信+Python上位机”实现实时视频传输系统

公众号后台回复“ZYNQ图像传输”即可免费下载包括Vivado工程、Python源码以及说明文档等文件。

求学者羽光·2023-02-17 17:15

黑金AX7Z100 FPGA开发板移植LWIP库（二）PL端

本篇接下来基于Vivado17.4整理比较详细的PL端移植过程。一、Vivado工程建立1、新建一个空工程，名称为net_lwip_pl。2、FPGA芯片选择xc7z100ffg900-2。

气血龙渊·2023-02-17 17:43

ZYNQ中freeRTOS实时操作系统之TCP数据传输

一、搭建ZYNQ硬件平台1.新建一个vivado工程，命名随便！2.新建blockdesign，并命名！3.如下图所示配置ZYNQprocessingsyste

Mukar7·2023-02-17 17:00

ZYNQ ucos-ii中使用lwip及usb

Vivado平台真是方便，想要运行些基本模板的话就是点点鼠标的事，不过这对新手来说就不太有利了，不太好明白每个步骤其中的奥妙，还有一整套流程下

_DMing·2023-02-17 17:59

Zynq 裸机 PS + PL 双网口实现之 lwip 库文件修改

修改对象XilinxVivado2017.4库文件lwip141_v2_0新增功能添加对PHY芯片ksz9031的支持；添加SDK中LWIP参数设置对话框emio_options选项；添加XPAR_GMII2RGMIICON

Hello阿尔法·2023-02-17 17:45

Verilog功能模块——时钟分频

但Vivado软件综合时会自动给div_clk加BUFG，使其使用全局时钟资源变为全局时钟，故此处不在代码中

徐晓康的博客·2023-02-17 13:28

开发者分享｜读懂用好 Timing Constraints 窗口

事实上，Vivado集成设计环境提供了很多辅助工具来协助用户完成时序约束的分析。本文阐述了如何结合Ti

碎碎思·2023-02-06 10:09

Vivado_AXI Quad SPI_IP核

介绍关于Vivado中AXIQuadSPIv3.2的使用方法。参考资料：pg153-axi-quad-spi.pdf，可自行在官网下载。以该IP核的StandardSPIMode的使用为例。

怪都督·2023-02-04 19:58

Vitis的使用

1.Vitis概述Vitis是XilinxSDK的继任者，从Vivado2019.2开始启用。sdk是vivado的附属，而vitis地位和vivado相同，一个负责软件，一个负责硬件。

Alliawell·2023-02-03 09:16

关于使用vivado生成.mcs文件并固化到flash的操作

关于使用vivado生成.mcs文件并固化到flash的操作姓名：孙健强学号：19021210841本文转载于：https://blog.csdn.net/xie2012302700054/article

孙健强·2023-02-03 06:15

ZYNQ #5 - 从vivado工程开始，从emmc启动Linux

本文从最简单的petalinux需求的vivado工程开始，建立一个能跑起来linux的vivado工程。

里先森·2023-02-01 07:12

拿下AXI—入门简介

因为在Xilinx家的硬件平台下，AXI总线基本上无处不在，在Vivado的IP库中，但凡和数据传输有点关系的IP也全是采用AXI总线接口。如果只是做纯FPGA逻辑开发，或许没有AXI总线也无妨。

ic-now·2023-01-31 16:29

那些年我们拿下了 Zynq

搭建开发环境1、Windows下安装VivadoVivado是XilinxFPGA开发的主要软件（2019年10月，赛

Hello阿尔法·2023-01-31 16:58

zynq7020使用hdl库

使用环境：ubuntu18.04vivado2019.2ZYNQ7020adau1761由于zynq7020使用ADAU1761需要使用hdl库里的axi_i2s_adiip核．切到这个仓库分支版本的最高分支

qq_28219531·2023-01-31 07:46

zc706 linux查看Ip,Xilinx ZC706嵌入式开发和Petalinux小试

Linux发行版里面我用的是CentOS，Vivado推荐测试的那几个我试过CentOS和Ubunt

weixin_39610956·2023-01-31 02:43

vivado中交织模块_在嵌入式设计中使用MicroBlaze（Vivado版本）(转）

一、MicroBlaze处理器设计介绍(略)二、创建带有MicroBlaze处理器的IP设计使用Vivado进行MicroBlaze设计和使用ISE有很大的不同。

weixin_39759155·2023-01-31 02:43

在嵌入式设计中使用MicroBlaze（Vivado版本）

原文Xilinx官方文档《ug898-vivado-embedded-design》第三章一、MicroBlaze处理器设计介绍（略）二、创建带有MicroBlaze处理器的IP设计使用Vivado进行

weixin_33963594·2023-01-31 02:41

关于MicroBlaze软核固化的方法

2.打开Vivado工程，打开左上方的File文件，打开Export，打开ExportHardware，勾选一下，OK，如果后面有对话框，一直点OK，这一步是将bit文件输出至S

刘小奔儿·2023-01-31 01:04

【Xilinx AX7103 MicroBalze学习笔记6】MicroBlaze 自定义 IP 核封装实验

目录实验任务实验框图创建自定义IP封装IPIP封装界面配置硬件设计（Vivado部分）BlockDesign搭建添加IP库约束文件软件设计（SDK部分）往期系列博客实验任务本节介绍基于MicroBlaze

Linest-5·2023-01-31 01:56

【教程】Xilinx Vivado/Vitis 2020.1创建最简单的MicroBlaze工程运行Hello World C语言程序（不使用外部DDR3内存），并固化到SPI Flash

本教程以米联客XC7A35TFGG484-2开发板为例，详细讲解一下用XilinxVivado2020.1创建MicroBlaze软核工程，然后再用XilinxVitis2020.1建立HelloWorldC

巨大八爪鱼·2023-01-31 01:21

Xilinx Microblaze使用

UtilizingPSmemorytoexecuteMicroblazeapplicationonZynqUltrascale聊一聊如何实现XilinxMicroblazeBootloaderxilinxvivado

三遍猪·2023-01-31 01:51

【Vivado那些事儿】Vivado介绍

Vivado介绍摘要设计流模式启动直接启动Tcl启动界面介绍QuickStartCreateProjectOpenProjectOpenExampleProjectBaseMicroBlazeBaseZynqBFTCPU

Smart_Devil·2023-01-31 01:49

Xilinx MicroBlaze系列教程（适用于ISE和Vivado开发环境）

这个系列文章是我个人最近两年使用XilinxMicroBlaze软核的经验和笔记，以XilinxISE14.7和Spartan-6，以及Vivado2018.3和Artix-7为例，介绍MicroBlaze

whik1194·2023-01-31 01:41

文献阅读（8）：fpgaConvNet（2）

目录一、简介1.题目：2.时间：3.来源：4.简介：5.论文主要贡献：二、相关名词三、相关背景知识1.VivadoHLS2.SimulatedAnnealing四、处理流程概述一、简介1.题目：fpgaConvNet

要努力学习鸭·2023-01-30 16:50

基于FPGA的实时图像处理，使用帧间差分法实现运动物的体实时追踪

基于Quartus和Vivado。ID:6950608754714539

「已注销」·2023-01-29 14:06

Vivado Non-Project Mode

I.TheonlywaytogoforseriousFPGAdesignershttps://hwjedi.wordpress.com/2017/01/04/vivado-non-project-mode-the-only-way-to-go-for-serious-fpga-designers

非鱼知乐·2023-01-26 08:21

基于Xilinx ZYNQ和7 Serises FPGA的MIPI DPHY 接口实现分享

在软件支持上，Xilinx在高版本的Vivado（Vitis）上开放了MIPIDPHYIP，但是这个IP可能用起来有诸多的限制，比如说，不可以动

_Hello_Panda_·2023-01-24 15:02

基于PYNQ实现神经网络目标识别——总贴

3.在vivadohls中以C语言复现网络模型，获取权重.bin文件参数固化在网络代码中，并导入testbench文件验证C语言复现神经网络的正误。4.在vivado

气气，·2023-01-23 14:31

如何在PYNQ和ZYNQ上用FPGA加速神经网络

details/81672331如何在PYNQ和ZYNQ上用FPGA加速神经网络在PYNQ上顶层用Python调用，但是准备工作是框架（如：tensorflow）和IP（如：CNN），IP部分要自己在VivadoHLS

QQ3036003892·2023-01-23 14:31

yolov3-tiny神经网络FPGA（ZYNQ7020）实现

本文介绍使用ZYNQ实现yolov3-tiny，下图为ZYNQ上ARM与FPGA交互框图：通过HLS将设计得每层网络进行封装IP核，在vivado进行调用：下图为theconvolution,accumulation

QQ_778132974·2023-01-23 14:59

在Vivado中创建计数器IP核

简介在Vivado软件中，我们可以很方便的通过创建和封装IP向导的方式来自定义IP核。自定义IP核可以定制化系统设计，以达到设计重用的目的，可以很大程度上简化系统设计和缩短产品上市的时间。

是摆烂第一名呀·2023-01-22 10:38

vivado2017.4安装教程

安装前先关闭杀毒软件和360卫士，注意安装路径不能有中文，存放安装包的路径最好也不要有中文。1、解压安装包到当前文件夹2、运行安装程序。3、提示下载最新的版本，不要下载，点击Continue,然后点击next。4、点击IAgree，点击next。5、一般选择图中这个选项。6、可以根据实际需求选择相应的器件系列。7、选择好安装目录，注意安装目录不能有中文，点击yes。8、点击安装。9、安装画面。10

小鱼教你模数电·2023-01-21 13:57

FPGA 以太网 UPD IP 协议实现 fpga 千兆以FPGA 以太网

换vivado轻松无压力，随

「已注销」·2023-01-21 09:14

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