VIVADO 第20页

如何方便地使用TCL恢复带BD设计的Vivado工程

恢复无BD设计的Vivado工程当工程中无BlockDesign设计时，工程恢复过程相对简单。

小苍蝇别闹·2023-08-02 20:52

FPGA Vivado XDC 约束文件编写方式语法笔记

/xilinx14_7/cgd.pdfUG903：https://www.xilinx.com/support/documentation/sw_manuals/xilinx2017_4/ug903-vivado-using-constraints.pdf

时空默契·2023-08-02 13:28

Zynq-Linux移植学习笔记之14-RapidIO驱动开发

1、硬件设计在vivado内进行设计时，RapidIOIP核通过AXI

kunkliu·2023-07-31 04:59

ZYNQ ZCU106踩坑实记（一）

系统：WIN10VIVADO版本：2018.3采坑范围：软件安装——拿到板子——点亮第一颗LED拿到板子前的软件安装第一次安装的vivado为2017的某个版本，发现其不支持zcu106型号的板子，在经过查询资料后发现可以通过下载官网的文件导入

_Hhan_·2023-07-31 00:03

ubuntu下vivado 2018.2安装及启动教程

ubuntu下vivado2018.2安装及启动教程（ubuntu版本16.04.3，安装之前查一下支持安装的操作系统环境）1、安装包下载链接：VivadoHLx2018.2:AllOSinstallerSingle-FileDownload

codelxy·2023-07-30 19:45

FPGA2-采集OV5640乒乓缓存后经USB3.0发送到上位机显示

该项目对应FPGA工程源码，qt工程源码，以及USB固件的下载地址软件版本QT5.15.0Vivado2020.2FX3SDK1.3.4器件型号厂商FPGAXLNX-XC7A35T-FTG256赛灵思D

晓晓暮雨潇潇·2023-07-30 06:41

vivado ip 使用 out_of_context （ooc）的注意事项

在ooc模式下例化IP的接口时，没有用到的input接口一定要赋值0，否则要么编译的时候报错，要么编译后会被例化成1，有风险。在ip用globle的方式生成，没有用到的input可以不接，在synthesis时会分析上下文赋值成0，但是每次编译都会重新生成ip，会比ooc模式多消耗大约3倍的synthesistime如下图的ram，没接的input被例化成了1用ooc模式编译好的dcp文件会存放在

gaoxcv·2023-07-29 19:23

RAM-based Shift Register problem in Vivado 2014.4

SignInLanguageToggleShoppingCartAllAPPLICATIONSPRODUCTSDEVELOPERZONESUPPORTABOUTSystemLogicGoToCommunityCategoryBoardUsersRegister·SignIn·HelpCommunityForums:XilinxProducts:IntellectualProperty:System

xuexiaokkk·2023-07-28 15:45

FPGA XDMA 中断模式实现 PCIE3.0 视频采集 OV5640摄像头提供2套工程源码和QT上位机源码

目录1、前言2、我已有的PCIE方案3、PCIE理论4、总体设计思路和方案视频采集和缓存XDMA简介XDMA中断模式QT上位机及其源码5、vivado工程1-->单路视频采集6、vivado工程2-->

9527华安·2023-07-28 01:41

FPGA XDMA 中断模式实现 PCIE3.0 HDMI视频采集卡提供2套工程源码和QT上位机源码

目录1、前言2、我已有的PCIE方案3、PCIE理论4、总体设计思路和方案视频采集和缓存XDMA简介XDMA中断模式QT上位机及其源码5、vivado工程详解6、上板调试验证7、福利：工程代码的获取1、

9527华安·2023-07-28 01:41

FPGA XDMA 中断模式实现 PCIE3.0 QT上位机视频传输提供工程源码和QT上位机源码

目录1、前言2、我已有的PCIE方案3、PCIE理论4、总体设计思路和方案图像产生、发送、缓存XDMA简介XDMA中断模式图像读取、输出、显示QT上位机及其源码5、vivado工程详解6、上板调试验证7

9527华安·2023-07-28 01:41

FPGA XDMA 中断模式实现 PCIE3.0 测速试验提供工程源码和QT上位机源码

目录1、前言2、我已有的PCIE方案3、PCIE理论4、总体设计思路和方案XDMA简介XDMA中断模式QT上位机及其源码5、vivado工程详解6、上板调试验证7、福利：工程代码的获取1、前言PCIE（

9527华安·2023-07-28 01:40

FPGA XDMA 中断模式实现 PCIE X8 HDMI视频采集提供工程源码和QT上位机源码

目录1、前言2、我已有的PCIE方案3、PCIE理论4、总体设计思路和方案视频采集和缓存XDMA简介XDMA中断模式QT上位机及其源码5、vivado工程详解6、上板调试验证7、福利：工程代码的获取1、

9527华安·2023-07-28 01:10

FPGA XDMA 中断模式实现 PCIE X8 上位机视频传输提供工程源码和QT上位机源码

目录1、前言2、我已有的PCIE方案3、PCIE理论4、总体设计思路和方案图像产生、发送、缓存XDMA简介XDMA中断模式图像读取、输出、显示QT上位机及其源码5、vivado工程详解6、上板调试验证7

9527华安·2023-07-28 01:10

FPGA XDMA 中断模式实现 PCIE X8 上位机图片传输提供工程源码和QT上位机源码

目录1、前言2、我已有的PCIE方案3、PCIE理论4、总体设计思路和方案图像产生、发送、缓存XDMA简介XDMA中断模式图像读取、输出、显示QT上位机及其源码5、vivado工程详解6、上板调试验证7

9527华安·2023-07-28 01:40

FPGA基于XDMA实现PCIE X8采集AD9226数据提供工程源码和QT上位机程序和技术支持

目录1、前言2、我已有的PCIE方案3、PCIE理论4、总体设计思路和方案5、vivado工程详解6、驱动安装7、QT上位机软件8、上板调试验证9、福利：工程代码的获取1、前言PCIE（PCIExpress

9527华安·2023-07-28 01:39

FPGA XDMA 中断模式实现 PCIE X8 OV5640摄像头视频采集提供工程源码和QT上位机源码

目录1、前言2、我已有的PCIE方案3、PCIE理论4、总体设计思路和方案视频采集和缓存XDMA简介XDMA中断模式QT上位机及其源码5、vivado工程详解6、上板调试验证7、福利：工程代码的获取1、

9527华安·2023-07-28 01:39

FPGA XDMA 中断模式实现 PCIE3.0 AD7606采集提供2套工程源码和QT上位机源码

目录1、前言2、我已有的PCIE方案3、PCIE理论4、总体设计思路和方案AD7606数据采集和缓存XDMA简介XDMA中断模式QT上位机及其源码5、vivado工程1--BRAM缓存6、vivado工程

9527华安·2023-07-28 01:35

Xilinx AXI VIP使用教程

AXI接口虽然经常使用，很多同学可能并不清楚Vivado里面也集成了AXI的VerificationIP，可以当做AXI的master、passthrough和slave，本次内容我们看下AXIVIP

张海军2013·2023-07-27 14:44

Sublime Text 4加载Verilog语法环境及Vivado关联Sublime

SublimeText4加载Verilog语法环境1.首先要安装Sublime的灵魂插件PackageControl。安装步骤参考官网，有三种Installation-PackageControl2.安装完成后，在Sublime中打开packagecontrolpreferences-->packagecontrol，然后输入并找到InstallPackage，单击3.在弹出来的搜索框输入veri

kejingwen64·2023-07-27 14:07

实验报告-Sublime配置默认语法，以配置Verilog语法为例

4，Sublime汉化1，下载Verilog语法环境参考文献：1，SublimeText4加载Verilog语法环境及Vivado关联Sublime操作步骤：第一

向兴·2023-07-27 13:05

基于FPGA实现OSD功能

FPGA实现OSD功能需要7系列平台，以及VDMA、OSD等Xilinx公司的IP使用（本功能工程采用Vivado2017.4平台）。

Eidolon_li·2023-07-26 20:51

ZYNQ7000搭建嵌入式Linux操作系统---基础篇

ZYNQ7000搭建Linux操作系统ZYNQ7000搭建嵌入式Linux操作系统一、VIVADO工程的建立二、VIVADO工程设置三、在虚拟机环境下生成内核镜像uImage和uboot.elf在Linux

ProtectPigeons·2023-07-26 18:20

Vivado进行自定义IP封装

一.简介本篇文章将介绍如何使用Vivado来对上篇文章(FPGA驱动SPI屏幕)中的代码进行一个IP封装，Vivado自带的IP核应该都使用过，非常方便。

FPGA之旅·2023-07-25 21:37

超详细-Vivado配置Sublime+Sublime实现Verilog语法实时检查

目录一、前言二、准备工作三、Vivado配置Sublime3.1Vivado配置Sublime3.2环境变量添加3.3环境变量验证3.4Vivado设置3.5配置验证3.6解决Vivado配置失败问题四

知识充实人生·2023-07-25 21:45

PHY芯片的使用（二）使用Vivado SDK调试网络

在使用ZYNQ或者FMQL的以太网时都需要在VivadoBD中勾选Enet0/1,最好也勾选上UART0/1。如果就使用这两个外设就可是直接生成bit然后导出硬件启动SDK了。

比特流1024·2023-07-25 14:43

FPGA设计时序分析一、时序路径

目录一、前言二、时序路径2.1时序路径构成2.2时序路径分类2.3数据捕获2.4Fastcorner/Slowcorner2.5Vivado时序报告三、参考资料一、前言时序路径字面容易简单地理解为时钟路径

知识充实人生·2023-07-25 08:38

FPGA XDMA 中断模式实现 PCIE3.0 QT上位机图片传输提供工程源码和QT上位机源码

目录1、前言2、我已有的PCIE方案3、PCIE理论4、总体设计思路和方案图像产生、发送、缓存XDMA简介XDMA中断模式图像读取、输出、显示QT上位机及其源码5、vivado工程详解6、上板调试验证7

9527华安·2023-07-25 08:37

【Python】用Python将图片转换成Vivado Rom初始化coe文件

1.介绍使用XIlinx开发平台Vivado玩FPGA时，需要将一种图片转换成.coe文件用于初始化RomIP。本文用Python编写一个脚本实现图片转换成VivadoRom初始化coe文件。

大蜗牛爬爬·2023-07-24 08:57

生成FPGA bit文件时，Vivado出现错误如何解决？

生成FPGAbit文件时，Vivado出现错误如何解决？FPGA的编程过程中，生成bit文件是最后的关键步骤。

2301_78484069·2023-07-23 00:52

vivado版本更换及IP升级

我们需要更换vivado的版本，导致，原有的IP文件（xci）需要升级。

开心快乐的·2023-07-21 21:37

vivado,SDK怎么设置字体大小

------vivado:1,打开vivado,选择菜单栏里的Tools->options2,选择options里的TextEditor->fonts--------SDK:1,打开SDK，

dragon_cdut·2023-07-21 06:00

Vivado软件的使用

窗口1.4工作空间（Workspace）1.5结果窗口区域1.6主工具栏1.7主菜单1.8窗口布局（Layout）选择器2设计输入修改字体大小3分析与综合4约束输入5设计实现6下载比特流1新建工程双击Vivado2018.3

不做拖延王·2023-07-21 06:00

如何调整Vivado菜单栏字体大小

Vivado整体字体缩放开关点击齿轮图标Settings点击齿轮图标SettingsToolSettings下找到Display选项：找到Scaling选项选择Userdefined即可调整缩放倍率（100

莫得感情的Robot·2023-07-21 06:26

VIVADO报错：ERROR: ‘2304171459‘ is an invalid argument. Please specify an integer value.

问题描述使用官方例程时，编译发生报错ERROR:'2304171459'isaninvalidargument.Pleasespecifyanintegervalue.whileexecuting"rdi::set_propertycore_revision2304171459{componentcomponent_1}"invokedfromwithin"set_propertycore_rev

芬奇说·2023-07-21 02:35

FPGA：vivado调试过程中ila使用和时钟域技巧

学习fpga，从Verilog学习，到程序编写，到行为仿真测试文件编写，随着FPGA学习的深入和程序不断编写，测试，最终需要进入到板级调试过程。在这个过程中需要生成bit流文件，下载到fpga板卡中，通过查看通过ila标记的信号来验证程序在板卡中运行是否正确，才达到了最终的实验结果。这里面使用触发和抓取两个过程来进行数据的分析和观察。技巧：此技巧，可以理解为调试技巧，也是编程技巧，就是所有的都在一

一支绝命钩·2023-07-19 14:17

VIVADO 无法找到观测核 WARNING: [Xicom 50-38] xicom: No CseXsdb register file specified for CseXsdb slave ty

出现上面的问题一般是由于观测核的时钟没有导致的，具体错误如下图，但是经过确定时钟是有的，没办法只能一点一点的把代码注释发现，小程序又是可以观测到ila观测核的，也就是说基本排除硬件问题通过一点点的定位发现，造成上面的问题是由于：本工程我是在其他型号的器件直接升级到其他器件类型，内部有ila核的观测时钟，是自动加上的，但是我实际工程已经没有用到sys_clk，造成一直显示无法观测的问解决方式：可以直

FPGA_Linuxer·2023-07-19 06:58

循序渐进（一）关于Vivado软件

关于Vivado软件工程创建步骤、文件创建步骤、IP核创建步骤：略遗忘可参考，还有SetUpDebug的方法。

Fighting_XH·2023-07-18 23:41

BUFG/BUFGCE/BUFH/BUFHCE/BUFH/BUFGHCE/BUFMR/BUFMRCE/BUFR/IBUF/IBUFDS

原语的使用：在vivado中找到所要用的原语，直接将其实例化到设计中即可。

Fighting_XH·2023-07-18 23:09

vivado中的Video timing controller IP核参数计算方法

一、参数的计算直入正题，已知某一1024*600的LCD屏幕，屏幕参数大致如下：如何设置IP核配置界面的参数呢？细调参数几乎用不到，我们主要说一下水平设置和垂直设置的8个参数如何配置。取LCD屏幕的典型值作为参考值，配置VTCIP的8个参数。水平设置部分：active_size=1024，直接输入即可Frame_size=1344，直接输入即可Syncstart=active_size+Front

希言自然也·2023-07-17 16:17

FPGA编程，verilog实现简易电梯控制系统，某大学数电实验课设

开发环境：Vivado2020.1使用编程语言：Verilog开发板芯片：xc7a35tftg256-1（具体开发板型号未知，不同版本的开发板可能某些元件的引脚电平会不同，可能需要根据自己手上的开发板版本做一些修改

啥都想学啥都学不好·2023-07-17 16:07

FPGA实现简易电梯控制系统设计

这是某高校数字电路实验II课设，已实现2022年秋季学期所有功能软硬件配置系统：win10软件：Vivado2018.3开发板芯片：xc7a35tftg256-2设计要求1、实现2层楼的简易电梯控制系统

lue_app·2023-07-17 16:56

FPGA学习-vivado软件的使用

FPGA学习-vivado软件的使用1.杂谈2.vivado新建工程1.杂谈又被封了7天。

丸子的蓝口袋·2023-07-17 10:08

Vivado使用误区与进阶系列（七）用Tcl定制Vivado设计实现流程

以下两图分别表示ISE和Vivado的基本设计流程：ISE中设计实现的每一步都是相对独立的过程，数据模型各不相同，用户需要维护不同的输入文件，例如

FPGA技术联盟·2023-07-16 22:05

Vivado 使用过程中遇到的问题记录

HLS类IP核综合失败此IP是HLS类IP核，具体错误如下Error:[Synth8-439]modulexxxnotfoundParameterC_S_AXI_CTRL_ADDR_WIDTHboundto:32’sb00000000000000000000000000001000ParameterC_S_AXI_CTRL_DATA_WIDTHboundto:32’sb00000000000000

爱学习的诸葛铁锤·2023-07-16 15:37

使用Quartus将用户模块封装成网表文件：Quartus17.0及之前版本.qxp文件、Quartus17.1及之后版本.qdb文件（上）

前面一篇文章介绍了XilinxFPGA平台下如何封装用户的源代码，形成网表文件的操作教程，具体见：使用Vivado将包含XilinxIP的用户模块封装成网表文件（也适用不包含XilinxIP的用户模块）

AI浪潮下FPGA从业者·2023-07-16 09:51

ZYNQ PL 添加IP 串口UART AXI UART16550

目录开发环境、硬件FPGA部分SDK部分PL串口相关寄存器源代码下载开发环境、硬件vivado2018.3正点原子领航者v2开发板7020使用管脚：COM2对应PL的K14M15FPGA部分openblockdesign

韬_17·2023-07-15 23:50

32位MIPS单周期CPU设计

参考实验书目：《数字设计和计算机体系结构》机械工业出版社，7章实验平台：vivado语言：systemverilog一、实验信息略...咱的专业课实验报告二、实验内容（一）设计原理及实验方案总体设计思路

adriaW·2023-07-15 21:33

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前言：本章内容主要是演示Vivado下利用Verilog语言进行电路设计、仿真、综合和下载示例：触发器电路功能特性：采用XilinxArtix-7XC7A35T芯片配置方式：USB-JTAG/SPIFlash

流继承·2023-07-15 21:33

【单周期CPU】LoongArch | 立即数扩展模块Ext | 32位算术逻辑运算单元（ALU）

前言：本章内容主要是演示在vivado下利用Verilog语言进行单周期简易CPU的设计。一步一步自己实现模型机的设计。本章先介绍单周期简易CPU中基本组合逻辑部件的设计。

流继承·2023-07-15 21:33

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