VIVADO 第23页

FPGA基于XDMA实现PCIE X4视频采集HDMI输出提供工程源码和QT上位机程序和技术支持

目录1、前言2、我已有的PCIE方案3、PCIE理论4、总体设计思路和方案5、vivado工程详解6、驱动安装7、QT上位机软件8、上板调试验证9、福利：工程代码的获取1、前言PCIE（PCIExpress

9527华安·2023-04-21 07:08

制作四个文件启动的镜像

一环境搭建：vivado2018.3，petalinux2018.3，1.petalinux环境设置所使用的编译环境需要使用petalinux这个软件，《第五章Petalinux的安装》里面的5.1-5.4

寒听雪落·2023-04-20 16:37

2020.xilinx开发环境

petalinux创建工程并且编译内核2.2编译内核2.3配置内核2.4配置文件系统2.5修改项目配置保留内核源码和uboot源码2.6内核源码生成路径2.7设备树路径3xilinx芯片3.1xilinx命名规则4Vivado

xhome516·2023-04-20 10:26

RISCV学习笔记5.4--ubuntu18.04安装vivado

参考博客：Ubuntu下载、安装、启动Vivado及安装Jtag驱动教程今天就到了安装vivado的时候啦。

爱发明的小兴·2023-04-20 09:01

Vivado之VIO原理及应用

当使用这个核进行实时交互时，需要使用Vivado逻辑分析特性。接下来将介绍VIO的原理及应用，内容主要包

一只迷茫的小狗·2023-04-20 08:12

Vivado运行官方提供的tcl脚本

但是怎么在Vivado中将官方提供的tcl脚本跑起来，这里博主经过一段时间的摸索，将经验进行简单总结，如果过Linux使用经验的工程师，会更容易理解。

一只迷茫的小狗·2023-04-20 08:12

FPGA基于Tri Mode Ethernet MAC实现UDP通信提供3套工程源码和技术支持

目录1、前言2、我这里已有的UDP方案3、米联客UDP协议栈4、详细设计方案5、TriModeEthernetMAC的使用6、vivado工程1详解7、vivado工程2详解8、vivado工程3详解9

9527华安·2023-04-19 15:22

FPGA基于SFP光口实现1G千兆网UDP通信 1G/2.5G Ethernet PCS/PMA or SGMII替代网络PHY芯片提供工程源码和技术支持

目录1、前言2、我这里已有的UDP方案3、详细设计方案4、vivado工程详解5、上板调试验证并演示6、福利：工程代码的获取1、前言目前网上的fpga实现udp基本生态如下：1：verilog编写的udp

9527华安·2023-04-19 15:22

FPGA基于SFP光口实现10G万兆网UDP通信 10G Ethernet Subsystem替代网络PHY芯片提供工程源码和技术支持

目录1、前言2、我这里已有的UDP方案3、详细设计方案4、vivado工程详解5、上板调试验证并演示6、福利：工程代码的获取1、前言目前网上的fpga实现udp基本生态如下：1：verilog编写的udp

9527华安·2023-04-19 15:19

GD（兆易创新）系列FLASH进行FPGA和ZYNQ配置固化相操作

7系列FPGA固化由于GDSPIFlash器件和进口器件的厂家ID不一致，而Vivado软件又不支持跳过ID检查，导致使用GDFlash做FPGA配置片时，无法通过Vivado软件直接烧录。常见方法有

Vuko-wxh·2023-04-19 15:42

AMBA协议AXI-Lite（AXI-Lite从机代码板级验证）

引脚约束六、软件设计七、测试过程总结前言在前一章中我们已经完成了从机接口模板代码的设计；在本篇中，我们将对设计的从机代码进行板级验证；一、环境验证FPGA选用Xilinx的Zynq7000，基于Vivado

PPRAM·2023-04-18 18:12

从零开始的RISCV架构CPU设计（1）-CPU开源资料说明

文章目录前言一、开源资料说明二、飞V软核特点三、飞V核心SOC架构四、开发环境4.1程序烧录4.2软核参数配置说明五、写在最后前言最近学习了RISC-V架构的CPU设计，然后根据经典的五级流水线架构在Vivado

PPRAM·2023-04-18 18:39

ZYNQ TTC使用方法

目录前言平台FeaturesBlockDiagram直接上应用代码定时器初始化注册中断函数前言计时器是嵌入式编程中最常使用的模块了，本文介绍下ZYNQ中定时器的使用，大部分内容参照官方手册ug1085平台Vivado2017.4Windows10ZCU102

NjustMEMS_ZJ·2023-04-17 11:19

FPGA基于XDMA实现PCIE X4通信方案提供工程源码和QT上位机程序和技术支持

目录1、前言2、我已有的PCIE方案3、PCIE理论4、总体设计思路和方案5、vivado工程详解6、驱动安装7、QT上位机软件8、上板调试验证9、福利：工程代码的获取1、前言PCIE（PCIExpress

9527华安·2023-04-17 07:00

基于 Verilog HDL 设计真彩图的灰度处理模块

Verilog编译仿真平台：Vivado2018.3MATLAB版本：2022a设计//

在路上-正出发·2023-04-17 07:28

关于FPGA（Vivado）后仿真相关问题的探讨

FPGA后仿真时，相比于功能仿真增加了门延时和布线延时，相对于门级仿真增加了布线延时，因此后仿真相比于功能仿真具有不同的特点。下面所示的代码在功能仿真时是正确的的，但在后仿真时，似乎是有问题的。功能很简单，当delay为高电平时，a与b相加，将结果赋值给out；当delay为低电平时，a与b相乘，将结果赋值给out。RTL源代码：`timescale1ns/1psmoduleTop(clk,rst

一只迷茫的小狗·2023-04-16 11:29

vivado HDL编写示例

Vivado软件提供了HDL编写中常用的示例，旨在帮助初学者更好地理解和掌握HDL编程，这里分享一下verilog代码示例。

FPGA狂飙·2023-04-16 11:52

ZYNQ系列-linux下使用AXI4总线与PL传输数据

二、使用步骤1.PL端使用AXI-M解释2.PL端使用AXI-M项目实例3.VIVADO中的连接。4.LINUX程序。总结参考文献：前言最近有同学在问AXI4总线在linux下的使用问题。

Mr·赵·2023-04-16 10:00

vivado学习——仿真

Verilog的代码编写完成了，代码是否正确，需要经过仿真的验证。打开FreDivDou的工程，仿真点击Sources中的“+”，AddSources选择添加仿真文件，点击“Next”，AddorCreateSimulationSources点击“CreateFile”，CreateSourceFileFileType选择Verilog，Filename填写仿真文件名称，点击OK，AddorCre

学vivado的小鱼·2023-04-15 19:08

牛客Verilog题目（4）——输入序列连续的序列检测（理解非阻塞和阻塞）

1.题目该题出自牛客27题最一开始的程序：（在vivado仿真程序，为了方便观看，将中间变量也作为输出）`timescale1ns/1nsmoduletest2(inputclk,inputrst_n,

小草莓爸爸·2023-04-15 16:50

基于vivado（语言Verilog）的FPGA学习（4）——FPGA选择题总结（针对华为逻辑岗实习笔试）

基于vivado（语言Verilog）的FPGA学习（4）——FPGA选择题总结文章目录基于vivado（语言Verilog）的FPGA学习（4）——FPGA选择题总结1.消除险象2.建立时间和保持时间

小草莓爸爸·2023-04-15 16:49

基于vivado（语言Verilog）的FPGA学习（5）——跨时钟处理

基于vivado（语言Verilog）的FPGA学习（5）——跨时钟处理1.为什么要解决跨时钟处理问题慢时钟到快时钟一般都不需要处理，关键需要解决从快时钟到慢时钟的问题，因为可能会漏信号或者失真，比如：

小草莓爸爸·2023-04-15 16:17

Vivdao FFT IP核调试记录

最近一时兴起，看了下Vivado版本下的FFTIP核，发现和ISE版本下的FFTIP核有一些差别，貌似还不小。

yundanfengqing_nuc·2023-04-15 05:50

VScode打开vivado中v文件

VScode打开vivado中v文件参考教程参考教程:Vivado加上VsCode让你的生活更美好Vivado:Tools-Setting-TextEditor进行文本编辑器的更换更换为Code.exe

Curse of Knowledge·2023-04-14 07:37

ERROR: [BD 41-237] VIVADO使用BD时报错

1概述本文用于记录vivado使用BD时编译出现ERROR:[BD41-237]的情况与解决方法。BD是BlockDesign的简称。

风中月隐·2023-04-14 07:25

xilinx vivado的五种仿真模式和区别

本文介绍一下Xilinx的开发软件vivado的仿真模式，vivado的仿真暂分为五种仿真模式。

一只迷茫的小狗·2023-04-14 05:17

Vivado操作之时序约束介绍

目录一、前言二、时序约束界面三、时序约束介绍四、参考一、前言任何一个FPGA工程都需要设置相关的时序约束，下面将介绍Vivado中如何进行时序约束操作以及各种约束的使用方法。

知识充实人生·2023-04-14 05:37

Vivado之实现（布局布线）流程浅析

设计布局优化3.1.2设计规则检查3.1.3布局时钟单元和I/O3.1.4全局布局，详细布局和后期布局优化3.2Routing(布线)3.2.1设计规则检查3.2.2布线优先级四、参考资料一、前言本文将介绍Vivado

知识充实人生·2023-04-14 05:37

FPGA之时钟规划图解

时钟源四、时钟规划之时钟单元布局4.1BUFG4.2BUFH4.3BUFR4.4BUFIO五、时钟规划之时钟单元走线5.1BUFG->BUFH5.2BUFR->FF5.3BUFIO->FF一、前言对于vivado

知识充实人生·2023-04-14 05:51

Vscode配置Verilog开发环境

BluespecSystemVerilog可实现功能：语法高亮（颜色较少）自动补全（实现简单代码补全）语法检查（需配置相应的语法检查工具）自动例化（需配合ctags使用，下同）代码提示和跳转语法检查的配置使用Vivado

初雪白了头·2023-04-13 23:17

Vivado 下按键实验

Vivado下按键实验实验原理PL通过按键的开关状态控制led的亮灭，按键按下的时候灯亮，按键未按下的时候灯灭。

weixin_45090728·2023-04-13 02:29

xilinx FPGA DDR3 IP核（VHDL&VIVADO）（用户接口）

本篇只讲用户接口不讲AIX4接口关于ddr3的介绍网上有很多，用通俗一点的语言来形容，就是fpga开发板里面的大容量存储单元，因为平时可能就直接用rom或者fifo就好了，但是资源是有限的，就可以用ddr来代替。其实ddr3跟ram很相似，就是有读写地址，然后可以读写相应的数据。然后最大的区别就是ddr3的ip核是分物理层和用户侧的，我们只需要应用用户侧的的引脚就好。下图是用户接口的示意图：正在上

坚持每天写程序·2023-04-12 20:21

ZYNQ FLASH+EMMC手动移植LINUX启动

参考资料ZYNQLinux移植：包含petalinux移植和手动移植debian9ZYNQ#5-从vivado工程开始，从emmc启动Linux_里先森-CSDN博客流程对于手动移植，所需的文件为：BOOT.bin

小翁同学·2023-04-12 16:14

FPGA:Vivado流水灯设计详细流程（1）

基于Vivado的FPGA设计开发的流程主要包括以下步骤：1）创建工程；2）创建源设计文件，包括Verilog文本、IP核、模块文件、网表输入等方式；3）行为仿真（BehavioralSimulation

dangdang爱章鱼·2023-04-11 20:55

基于FPGA的中值滤波设计————（2）Verilog设计整体框架以及简单模块设计

这是在vivado设计出来生成的模块组成图也是原理图，图中含有了一部分的控制信号，看

会飞的梦想家·2023-04-11 12:13

FPGA纯verilog实现UDP通信，三速网自协商仲裁，动态ARP和Ping功能，提供工程源码和技术支持

IP发送模式UDP发送MAC层接收ARP接收IP层接收UDP接收SMI读写控制SMI配置10/100/1000M仲裁ICMP应答(ping)ARP缓存CRC校验以太网测试模块RGMII转GMII模块4、vivado

9527华安·2023-04-11 12:06

FPGA采集AD7606全网最细讲解提供串行和并行2套工程源码和技术支持

目录1、前言2、AD7606数据手册解读输入信号采集范围输出模式选择过采样率设置3、AD7606串行输出采集4、AD7606并行输出采集5、vivado仿真6、上板调试验证7、福利：工程代码的获取1、前言

9527华安·2023-04-11 12:36

FPGA采集AD7606数据UDP网络传输提供工程源码和技术支持附带上位机接收软件

目录1、前言2、我这里已有的UDP方案3、AD7606采集详解4、UDP设计方案5、AD7606UDP传输详细设计方案UDP应用的设计思路获取FPGA网卡信息获取数据UDP发送数据组包UDP发送流程6、vivado

9527华安·2023-04-11 12:29

generate语句的使用

下图作者使用vivado进行编译时候（标签为target_seq，和变量名一样）未报错，但是使用modelsim编译的时候报错。将标签改为target_seq_s后可以编译通过。

qq_742875810·2023-04-11 05:56

Chirp-Z变换 Vivado-Verilog实现

Chirp-Z变换原理软件版本：Vivado2018.3使用到的IP核版本：ComplexMultiplier(6.0)、FastFourierTransform(9.1)、BlockMemoryGenerator

怪都督·2023-04-10 15:26

Vivado界面配置选项含义解析

ProjectSettings2.1基础设置2.1.1General2.1.2Simulation2.2综合与布局布线2.2.1Synthesis2.2.2Implementation三、参考资料一、前言在使用Vivado

知识充实人生·2023-04-10 11:31

FPGA实现图像去雾基于暗通道先验算法纯verilog代码加速提供2套工程源码和技术支持

目录1、前言2、目前我这里已有的图像处理方案3、暗通道先验算法介绍4、本图像去雾模块的优缺点5、vivado工程详解vivado工程1详解vivado工程2详解6、上板调试验证7、福利：工程源码获取1、

9527华安·2023-04-10 11:53

Xilinx vivado 常用IP核使用

目录1.Accumulator12.02.Aurora8B10B11.13.ClockingWizard3.1.时钟资源4.DividerGenerator5.15.FIFOGenerator13.26.ILA(IntegratedLogicAnalyzer)6.27.Multiplier12.08.BlockMemoryGenerator8.49.DistributedMemoryGenerat

Starry丶·2023-04-09 19:36

Xilinx ISE/Vivado LabTools下载、安装、使用教程（独立的下载工具）

文章目录1.ISE/VivadoLabTools简介2.ISE14.7LabTools下载、安装3.Vivado2018.3LabTools下载、安装1.ISE/VivadoLabTools简介XilinxLabTools

whik1194·2023-04-09 09:15

Xilinx FPGA Multiboot设计与实现（Spartan-6和Kintex-7为例）

文章目录1.FPGA固件升级方案2.Golden镜像和Multiboot镜像简介3.ISE环境下实现（XC6SLX9）4.Vivado环境下实现（XC7K325T）5.Golden镜像Header分析6

whik1194·2023-04-09 09:14

FPGA学习-Verilog实现独立按键消抖

仿真测试文件编写四、编译结果前言利用verilog语言实现独立按键消抖，文章首先对按键抖动产生的原因、消抖原理进行简要解释；之后详细阐述各模块verilog语言实现方法；最后利用四个独立按键控制led亮灭，在vivado

zoeybbb·2023-04-09 09:10

紫光物联linux登录账号,黑金&紫光，共筑国产FPGA梦——PGL12G 开发板评测（软件篇）...

OK开始进入正题，作为一款国产的FPGA，肯定是有一个套新的环境，像是Xilinx的开发环境Vivado或者

孙伟莲·2023-04-08 07:55

关于Linux下ISE和vivado安装cable usb驱动的问题

由于先前安装AndroidStudio一直不成功，一气之下，本人重装了系统，导致之前装的驱动什么的都没有了，这时再安装vivado，检测不到驱动，这里介绍怎么安装cableusb的驱动，供参考。

JoYER_cc·2023-04-08 05:40

FPGA学习之路—Vivado与Modelsim联合仿真

Vivado与Modelsim联合仿真笔者在学习FPGA过程中遇到了如何使用Vivado和Modelsim进行联合仿真的问题，特此记录。

日拱一卒_未来可期·2023-04-08 05:07

Vivado【1】：Vivado 2018.3 配置ModelSim仿真

_(:з)∠)_众所周知Vivado其实自带了仿真工具VivadoSimulator，但是使用起来有些卡顿和延迟（尽管UI非常好看）。

Alex-YiWang·2023-04-08 05:01

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