Verilog电路设计

「Verilog学习笔记」全加器

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网//对于半加器，只有输入a,b,输出和进位表示为：//S=a^b;①//C=a&b;②//全加器，在a,b的基础上增加了进位
KS〔学IC版〕·2024-01-03 13:35

「Verilog学习笔记」乘法与位运算

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网观察乘数的特点：1111_1011=1_0000_0000-1-100`timescale1ns/1nsmoduledajiang13
KS〔学IC版〕·2024-01-03 13:04

FPGA系统性学习笔记连载_Day7 【半加器、全加器、16位加法器、16位减法器设计】 【原理及verilog实现、仿真】篇FPGA技术江湖

一、半加器概念半加器，就是y=a+b，不考虑进位，如下真值表，a、b表示2个相加的数，y表示和，Co表示结果有没有进位从真值表可以得出，y和Co的布尔表达式Y=(~a&b)|(a&~b)Co=a&b二、全加器全加器，就是y=a+b+c_up，要考虑进位，如下真值表，a、b表示2个相加的数，c_up表示低位向本位的进位标志，Co表示计算结果有没有向高位进位。从真值表可以得出，y和Co的布尔表达式y=
ONEFPGA·2024-01-03 13:03

Verilog学习笔记HDLBits——Module：Hierarchy

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录前言一、Module：Hierarchy1.Module2.Connectingportsbyposition3.Connectingportsbyname4.Threemodules5.Modulesandvectors6.Adder17.Adder28.Carry-aselectadder8.Adder-subtracto
小Rr丶·2024-01-03 13:03

「Verilog学习笔记」串行进位加法器

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmoduleadd_4(input[3:0]A,input[3:0]B,inputCi
KS〔学IC版〕·2024-01-03 13:03

verilog 常见位宽问题集合

verilog常见的位宽问题集合1.位宽不等wireb[31:0];assignb=5'b0;这种错误常见于赋值操作中。
被制作时长两年半的个人练习生·2024-01-03 02:33

在电路实际设计中PCI 的三态和 OD、OC 信号要有上拉。

在PCI总线以及其他数字电路设计中，三态（Tri-state）、开漏（OpenDrain,OD）和开集（OpenCollector,OC）是常见的输出信号类型。
手搓机械·2024-01-03 02:01

有限状态机FSM的verilog描述

状态机中主要包含三个对象：-现态currentstateCS-次态nextstateNS-输出逻辑outlogicOL描述方式：①三段式描述：CS、NS、OL各自采用一个always语句块描述。②两段式描述：CS+NS采用一个always语句块描述，OL采用一个always语句块描述。orCS采用一个always语句块描述，NS+OL采用一个always语句块描述。③单段式描述：CS+NS+OL都
Marcia..·2024-01-02 19:15

2021-08-21Verilog三段式状态机的写法，标准示例和仿真。

Verilog三段式状态机的写法，标准示例和仿真。第一段：同步状态转移。第一个always块格式化描述次态寄存器迁移到现态寄存器。第二段：当前状态判断接下来的状态。
ditou888·2024-01-02 19:45

FPGA系统性学习笔记连载_Day16【状态机：一段式、二段式、三段式】 【原理及verilog仿真】篇

一、状态机再次给出状态机的示意图：1.1、摩尔型，输出只与状态寄存器的输出状态有关1.2、米粒型，输出不仅与状态寄存器的输出状态有关，还与组合逻辑的输入有关二、一段式、二段式、三段式区别根据状态机的结构，状态机描述方式可分为：一段式、二段式、三段式1.1、一段式整个状态机写到一个always模块里面。在该模块中既描述状态转移，又描述状态的输入和输出。1.2、二段式用两个always模块来描述状态机
ONEFPGA·2024-01-02 19:43

移动FPGA使用Verilog图像处理verilator模拟和ice40执行

概述在verilog中实现简单的图像处理操作。
亚图跨际·2024-01-02 00:50

Verilog视频信号图形显示 FPGA(iCE40)

它有助于轻松地对FPGA板进行编程并相当熟悉Verilog。如果您没有开发板，请不要担心，您可以使用Verilator模拟器。
亚图跨际·2024-01-02 00:17

Quartus II——基于Verilog HDL的数字秒表设计

目录一、实验内容二、实验过程（一）建立工程(二)添加设计文件（三）综合分析与功能仿真一、实验内容用VerilogHDL设计一个数字跑表，所需引脚和功能如下所示：二、实验过程（一）建立工程(二)添加设计文件选择
云开处·2024-01-01 23:52

数字逻辑与计算机设计实验 FPGA数字钟(Verilog)

改自wolai笔记FPGA数字钟(Verilog)项目源代码已上传至github：houhuawei23/DDCA_2022目录实验9FPGA数字钟实验分析：实现思路：硬件支持：硬件描述语言代码编写：1
华仔142·2024-01-01 23:52

FPGA项目（13）——基于FPGA的电梯控制系统

本此课程设计基于VerilogHDL集成电路硬件描述语言开发的四层电梯控制系统，以QuartusII为开发环境，最终在FPGA开发板上实现四层电梯控制系统的基本功能，其
嵌入式小李·2024-01-01 23:22

【Verilog闯关第2天】数字秒表的设计

一、设计要求1.提供给计时器内部设定的时钟频率是12Hz，计时器最长时间为10min，为此需要提供一个三位显示器，显示的最长时间为9分59秒。2.设有复位和起/停开关（1）复位开关用于计数器清（2）起/停开关，按一下——启动；再按一下——终止。（3）复位开关任何时间均可使用，即在计时期间，按一下复位开关即对计数器清零，终止计数过程。二、设计说明主要有分频器、十进制计数器（秒的个位，分的个位，共计2
嘻嘻哈哈soso·2024-01-01 23:22

电磁干扰的解决方案

解决电磁干扰（EMI）问题通常需要综合考虑不同方面，包括设备设计、电路设计、电磁屏蔽、滤波、接地等。
Ci17873652210·2024-01-01 20:28

外设/* 光控开关模块套件-路灯楼梯灯自动控制开关 使用

文章目录光控开关模块套件-路灯楼梯灯自动控制开关使用光控开关模块套件-路灯楼梯灯自动控制开关使用经过调试能获得按键不按下时候，实现暗通，就是无光照时，继电器能吸合；（测试：用手挡住光敏电阻，由于电路设计需要等待
xhZhangShaoFan·2024-01-01 15:30

基于单片机的LED光立方3D显示系统设计

基于单片机的LED光立方3D显示系统设计项目类别：创新训练项目项目负责人：所在系专业：电子信息科学与技术手机：指导教师：办公电话：手机：项目成员：目录一、摘要二、总体设计2.1工作原理2.2研究方案三、系统硬件电路设计与实现
随心简述简书·2024-01-01 14:31

SystemVerilog学习（0）——目录与传送门

一、验证导论SystemVerilog学习（1）——验证导论-CSDN博客文章浏览阅读403次。
apple_ttt·2024-01-01 13:23

VCD Value Change Dump格式解析

$date»ThuDec2822:28:332023$end$version»IcarusVerilog$end$timescale»1ps$end$varreg1!e_clk$end$
yvee·2024-01-01 12:32

[verilog] 免费开源的 verilog 仿真工具：icarus verilog

4.使用总结前言知名的Verilog仿真工具主要为三大主流的产品：mentor的modelsim/questasim，candence的NC-verilog，synopsys的VCS。
元存储·2024-01-01 08:08

[Verilog] 加法器实现

1.4位的加法器先来一个最基本的的Verilog加法器设计代码moduleadder_4bit(input[3:0]a,b,output[3:0]sum,outputcarry);assign
元存储·2024-01-01 08:05

MOSFET管驱动设计细节,波形分析

MOSFET管驱动设计细节,波形分析Chapter1MOSFET管驱动设计细节,波形分析MOSFET驱动芯片的内部结构MOS驱动电路设计需要注意的地方MOS管驱动电路参考MOS管驱动电路的布线设计常见的
宁静致远2021·2024-01-01 07:20

SystemVerilog:always_ff,always_comb,always_latch

文章目录一、简介二、示例一、简介Verilog中只有一个通用的always过程块，SystemVerilog中追加了3个具有更明确目的专用always块。
暴风雨中的白杨·2024-01-01 05:50

基于Verilog的十字路口交通灯控制电路设计

基于Verilog的十字路口交通灯控制电路设计一、设计要求二、设计方案三、电路原理图四、代码实现1.Verilog代码：2.Testbench代码五、仿真结果一、设计要求设计并实现一个简单的十字路口交通灯控制电路
YangJin_UESTC·2024-01-01 02:17

使用verilog实现红绿灯

好的，我来给你介绍如何使用Verilog语言来实现红绿灯。首先，我们需要先定义一些变量，用于表示红灯、黄灯、绿灯的状态。
笨爪·2024-01-01 02:12

用verlog实现红路灯

Verilog是一种用于描述和模拟电子系统的硬件描述语言(HDL)。下面是一个简单的例子，使用Verilog实现红路灯控制器。
黄涵奕·2024-01-01 02:12

Verilog语言交通灯课程设计

一、设计思路1）设计一个十字路口交通灯控制器。交通灯处于东西大街和南北大街，如图2-1所示用寄存器模拟十字路口交通信号控制情况。当东西方向为绿灯时，南北方向为红灯，二南北方向为绿灯时，东西方向为红灯。东西向通行时间为11s，南北向通行时间为11s。图2-1路口示意图diagrammaticsketch2）东西、南北方向黄灯都亮3s。3）用高低电平分别表示灯灭灯亮，用计数器实现状态跳转。二、设计原理
戴回回·2024-01-01 02:41

Verilog设计交通灯

1、控制器由状态机编写moduletraffic_light(clk,rst_n,count,ew,sn);inputclk,rst_n;input[5:0]count;//countinputoutput[2:0]ew,sn;//lightreg[2:0]ew,sn;reg[1:0]pre_state,next_state;parameterS0=2'b00,S1=2'b01,S2=2'b10,
爱哭不秃头·2024-01-01 02:10

Verilog设计实例（二）：交通信号灯设计实例

前言本文为Verilog实例开发的第二弹，缺少Verilog代码练手或者有些生疏的可以在这里参考一些设计实例进行练习。
__Retr0·2024-01-01 02:09

9—基于FPGA(ZYNQ-Z2)的多功能小车—拓展功能—OpenMV的色块识别

目录1.色块识别设计思路2.OpenMV代码3.Arduino代码4.Verilog代码1.色块识别设计思路对于色块识别功能，我想让OpenMV检测色块，在数码管上显示。
贡橙小白鼠·2024-01-01 02:38

1—基于FPGA(ZYNQ-Z2)的多功能小车—硬件设计—电源模块

目录1.稳压模块设计1.1LM317可调稳压1.2LM2596-5V1.3AMS1117-3.3V2外围电路设计3.电源模块原理图1.稳压模块设计我们的小车使用7.4V的锂电池供电，无法直接为各模块和FPGA
贡橙小白鼠·2024-01-01 02:08

4—基于FPGA(ZYNQ-Z2)的多功能小车—软件设计—电机驱动模块

我使用的FPGA是Xilinx的PYNQ-7020（ZYNQ-Z2），在Vivado2018.3平台使用Verilog进行编程。
贡橙小白鼠·2024-01-01 02:08

Verilog设计倒计时秒表

目录一.设计要求二.模块总和三.模块设计1.顶层模块2.分频模块3.计数模块4.倒计时模块5.数码显示模块6.管脚约束代码四.引脚分配五.演示视频一、设计要求①.用基于NEXY4DDR开发板自带的时钟驱动电路，要求计时精确；②.用开发板上的低7个开关（sw6-sw0），输入倒计时的初始秒数（最大99）；③.用2个数码管以十进制显示当前的倒计时秒值；④.用最高的开关（若开发板开关不够，可以用按键代替
夏澄啊·2024-01-01 02:37

学习笔记1：verilog VGA控制器

大家可以根据B站小梅哥进行学习分辨率为640*480根据行场同步信号需要的各个时间节点。以行扫描进行分析：（场扫描同理）SyncPulse对应HSyncTime时间节点96，即代码中的HS_EndBackPorch对应HBackPorch时间节点40LeftBorder对应HLeftBorder时间节点8此时行数据开始信号即代码中的Hdat_Begin=96+40+8=144即上面序号1.2.3时
夏澄啊·2024-01-01 02:37

学习及反思2：verilog达芬奇VGA彩条显示实验

使用到的：正点原子达芬奇开发板，800*480正点原子液晶屏模块，b站小梅哥视频通过B站小梅哥TFT学习视频，进行部分理解修改使用正点原子显示。反思：正点原子使用的代码中是采用DE模式，DE模式中DE为1，将行场同步信号赋予1。而小梅哥是将行场脉冲信号赋予给行场同步信号即VGA_HSVGA_VS。经过理解，小梅哥代码中的VGA_BLK信号就是DE信号，当像素进行看的见的有效区域（800*480）中
夏澄啊·2024-01-01 02:37

Verilog跑马灯 nexy4ddr

基于小梅哥b站FPGA视频要求：八个Led灯每隔0.05s循环闪烁verilog设计：moduleled_run(inputclk,//时钟100MHZ1/100000000=10nsinputrst_n
夏澄啊·2024-01-01 02:07

verilog设计步进电机

要求：用100MHZ系统时钟设计四相单双八拍步进电机设计代码：//四相单双八拍步进电机moduleStepMotorPorts(inputClk,inputRst_n,inputTurn,//Turn==1为正向转动Turn==0为反向转动outputreg[3:0]StepDrive);//实现250hz的计数reg[18:0]cnt;//为步进电机提供250hz的频率系统时钟100Mhz计数值
夏澄啊·2024-01-01 02:07

Verilog设计数字时钟

目录一、设计要求二、模块总和三、模块设计1.顶层模块2.秒分频模块3.秒计数模块4.分钟分频模块5.分钟计数模块6.小时分频模块7.小时计数模块8.数据分配数码管模块9.数码管显示模块10.管脚约束代码四、引脚分配一、设计要求1.利用NEXYS4DDR开发板设计一款数字时钟，能够正确显示时、分、秒；2.数字时钟为24小时进制；二、模块总和三、模块设计1.顶层模块moduledigital_cloc
夏澄啊·2024-01-01 02:07

FPGA——基于Verilog HDL语言的交通信号灯控制系统

1、系统设计要求该交通灯控制器用于主干道与支道公路的交叉路口，要求是优先保证主干道的畅通，因此，设计要求如下。1、平时处于“主干道绿灯，支道红灯”状态，只有在支道有车辆要穿过主干道时，才将交通灯切向“主干道红灯，支道绿灯”，一旦支道无车辆通过路口，交通灯又回到“主干道绿灯，支道红灯”的状态。2、主干道每次通行的时间不得短于1min，支路每次通行的时间不得长于20s，而这两个状态交换过程中出现“主干
陈曦子。·2024-01-01 02:37

Verilog实现交通灯及仿真

要求实现一个简单功能十字路口交通灯功能描述如下：S1状态25s，S2状态5s，S3状态25秒，S4状态5秒一、源代码状态机moduletraffic2(inputclk,inputrst_n,outputreg[2:0]light1,//[green,red,yellow]outputreg[2:0]light2,//[green,red,yellow]output[5:0]count);reg[
bgskip·2024-01-01 02:36

什么是VHDL？一文带你了解VHDL语言

基于FPGA的SOC在嵌入式系统应用越来越广了，比较流行的硬件描述语言有两种VerilogHDL/VHDL，均为IEEE标准。VHDL如果有C语言基础的话就会比较容易上手。
IC修真院·2024-01-01 02:36

数字电路之Verilog红绿灯设计

数字电路之Verilog红绿灯设计一、题目要求二、分析题目三、开始设计四、结果分析五、最后的话写在前面：以下仿真实验设计应用的是XilinxVivado。
No_Lies·2024-01-01 02:05

verilog代码实现模拟交通灯

verilog代码实现模拟交通灯题目要求如下模拟交通灯输入信号：时钟信号clk输出信号：东西向红黄绿灯信号r1、y1、g1以及南北向红黄绿灯信号r2、y2、g2设计要求：1、输出高电平表示相应灯点亮，低电平表示相应灯熄灭
半岛Hantou·2024-01-01 02:35

【FPGA】Verilog：BCD 加法器的实现 | BCD 运算 | Single-level 16 bit 超前进位加法器 | 2-level 16-bit 超前进位加法器

0x00BCD运算在BCD中，使用4位值作为操作数，但由于只表示0到9的数字，因此只使用0000到1001的二进制数，而不使用1010到1111的二进制数（don'tcare）。因此，不能使用常规的2'complement运算来计算，需要额外的处理：如果4位二进制数的运算结果在1010到1111的范围内，需要将6(即0110)，添加到运算结果中。BCD运算例子0x01BCD加法器的实现
柠檬叶子C·2024-01-01 02:34

5—基于FPGA(ZYNQ-Z2)的多功能小车—软件设计—蓝牙串口

目录1.蓝牙模块介绍2.UART介绍3.Verilog代码：3.1Uart_RX模块：3.2分频模块：3.3Uart驱动模块3.4Uart控制模块4.总览1.蓝牙模块介绍我使用的是JDY-31蓝牙模块，
贡橙小白鼠·2024-01-01 02:33

Verilog设计交通信号灯

目录一、设计要求二、模块总和三、模块设计1.顶层模块2.分频模块3.计数模块4.状态机模块5.倒计时模块6.数码显示模块7.约束代码四、引脚分配五、板上测试总结一、设计要求1.利用NEXYS4DDR开发板设计一款交通灯控制系统，能够显示红、黄、绿灯；2.交通灯控制系统具有秒表倒计时功能；3.我通过修改led六个分别表示主干道红绿黄和支干道红绿黄4.信号灯设计时间主干道绿灯，支干道红灯30s主干道红
夏澄啊·2024-01-01 02:32

西北工业大学计算机组成原理实验报告——verilog后两次

实验要求：掌握CPU流水线执行指令的过程和原理;对CPU流水线的各种冒险问题和解决方法有深入的了解;学习使用VerilogHDL语言实现流水线处理器，并进行调试，使其通过
xjsc01·2023-12-31 20:10

西北工业大学计算机组成原理实验报告——verilog前两次

实验目标掌握单周期CPU执行指令的流程和原理；学习使用verilogHDL语言实现单周期CPU,并通过功能仿真；提高设计实现较复杂硬件系统的能力；激发对硬件设计的兴趣。
xjsc01·2023-12-31 20:35
上一页 9 10 11 12 13 14 15 16 下一页
按字母分类： ABCDEFGHIJKLMNOPQRSTUVWXYZ其他