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Verilog电路设计
【System
Verilog
】SV 数据操作及数制转换（atohex）
记录几个比较常用的数据/字符串操作函数字符串函数：len（）functionintlen()：str.len()返回字符串的长度，也就是字符串中字符的数目（不包括任何终结字符）。如果str是""，那么str.len()返回0。putc()taskputc(inti,strings)taskputc(inti,bytec)str.putc(i,c)将str中的第i个字符替换成指定的integral值
小邦是名小ICer
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2023-12-27 07:56
SV
开发语言
【VCS】VCS 常用参数总结
在代码中使用了`ifdef编译指令2+mindelays器件延时使用sdf文件中的最小值(sdf文件中的时序(min:typ:max))3+maxdelays器件延时使用sdf文件中的最大值4–v导入库文件的
verilog
小邦是名小ICer
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2023-12-27 07:56
开发语言
EMC(1)——外设接口ESD防护
电路设计
在产品设计的过程中，除了功能和外观外，还存在一些对外的输入输出的接口，如果这些裸露的接口没有做ESD防护措施，非常影响产品的稳定性，例如冬天我们的耳机在刚插入MP4时会出现噪音，USB接口插拔时会出现闪屏现象等，甚至有的接口会因为ESD而损坏。作为一个合格的工程师，我们从设计之初就应该考虑接口的ESD防护问题，接下来我们一起认识一下什么是ESD？ESD的测量EMC测试主要分两大类：电磁干扰EMI（
Phil_Pan888
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2023-12-27 02:53
MEI
硬件工程
Quartus prim实现模块化
电路设计
，生成子电路元件并在Block Diagram File中调用的解决方案（关于FPGA的复杂工程设计的相关博客都会采用此方法）
新建工程新建BlockDiagramFile保存为顶层文件新建
Verilog
HDLFile文件(用来编写子模块电路代码)保存文件并命名文件调用元件设置端口属性
致力于研究如何把螺丝拧紧问题的资深专家
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2023-12-26 23:33
FPGA
数据库
fpga开发
开发语言
基于Quartus Prime平台从新建工程开始以
verilog
HDL File保存为顶层文件并采用例化模块的设计方法，RTL Viewer、Sgnal Tap Logic Analyzer的使用
一、顶层文件的建立会建工程的读者可以跳过子目录新建工程新建工程注意存储地址以及文件名不能出现中文（电脑用户名是中文且喜欢把文件放在桌面的可以注意一下这个地方）然后一直next，直到：也可以点击Finish把新建文件保存为顶层文件在弹出的：另存为窗口中，默认给出的名字，点击保存顶层文件编写例化模块代码的基础语法二、RTLViewer的使用可以通过RTLViewer查看模块间的连接情况以及各个端口的数
致力于研究如何把螺丝拧紧问题的资深专家
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2023-12-26 23:02
fpga开发
Verilog
-程序设计语句-三种建模方式
程序设计语句数据流建模显式连续赋值语句：;assign#=Assignmentexpression;隐式连续赋值语句：#=assignmentexpression；ps.wire(strong0,weak1)[3:0]#(2,1,3)w=(a^b)&(m^n);//对于变量w：赋“0”值时的驱动强度较强，为strong：赋“1”值时的驱动强度较弱，为weak。比如，当0和1共同驱动变量w时，由于0
JoYER_cc
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2023-12-26 21:35
fpga
学习
在system
verilog
中使用断言（assert）进行复位检查
复位的验证不应该依赖于某个特定的case,应该贯穿验证的整个阶段。推荐使用断言进行复位检查。考虑以下场景：复位触发后，需要检查端口信号或内部关键信号是否被正确复位。首先用一个sequence检测复位,sequences_gp_rst_n;@(posedgegp_clk)!gp_rst_n##1gp_rst_n;endsequence##1：表示延时一种时钟周期然后使用sequence作为prope
月落乌啼霜满天@3760
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2023-12-26 19:55
IC验证
fpga开发
射频
电路设计
规范
近几年来，由于蓝牙设备、无线局域网络(WLAN)设备，和移动电话的需求与成长，促使业者越来越关注RF
电路设计
的技巧。从过去到现在，RF电路板设计如同电磁干
兴风作浪的梦
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2023-12-26 17:32
电路设计及基本常识
PCB设计
下位机
射频设计
spef详解
spef（standardparasiticexchangeformat）是集成
电路设计
流程中EDA工具间传递互连线寄生参数的标准媒介文件。
飞奔的大虎
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2023-12-26 13:27
verilog
通过DPI-C调用C 流水灯模拟
verilog
通过DPI-C调用C简单示例，verillator模拟ledloop.vmoduleledloop(inputwireclk,outputwire[3:0]LED);reg[31:0]cnt
yvee
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2023-12-26 09:10
fpga
fpga开发
c语言
FPGA分频
电路设计
(2)
实验要求：采用4个开关以二进制形式设定分频系数（0-10），实现对已知信号的分频。类似实验我之前做过一次，但那次的方法实在是太笨了：利用VHDL实现一定系数范围内的信号分频电路需要重做以便将来应对更大的分频系数先画个图分析下:做偶数系数的分频，你只要关注上升沿或下降沿中的其中一种即可，但如果是奇数系数分频，你必须同时关注两种变化。我的代码：libraryieee;useieee.std_logic
非洲蜗牛
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2023-12-26 09:09
FPGA
fpga开发
VHDL
Verilog
14: 阻塞和非阻塞赋值的异同
verilog
的层次化事件队列仿真器在解析和处理
Verilog
模块时其执行流程如下:动态事件队列(下列事件执行顺序可任意安排)阻塞赋值计算非阻塞赋值语句右边的表达式连续赋值执行$display命令计算原语的输入和输出的变化停止运行的事件队列
qq_36525177
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2023-12-26 09:37
fpga开发
fpga
verilog
rs232 发送模块实现
RS-232是一种串行通信协议，用于在计算机和其他外部设备之间进行数据传输。RS-232定义了电气特性、信号级别、机械特性和传输速率等规范，为串行通信提供了一种标准化的接口。RS-232通常使用DB9连接器，用于传输和接收数据、控制信号以及地线连接。但除了235脚其它基本都省略了，一个发送一个接收还有个地。rs232是单端传输，还有485，422差分传输，485半双工，422全双工，原理差不多下面
yvee
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2023-12-26 09:36
fpga开发
「
Verilog
学习笔记」时钟切换
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmodulehuawei6(inputwireclk0,inputwireclk1
KS〔学IC版〕
·
2023-12-26 09:35
Verilog学习笔记
学习
笔记
fpga开发
Verilog
推动半导体封测、切片、磨片、抛光等专用设备产业化
氮化镓为重点的第三代半导体材料，提升大尺寸单晶硅抛光片、电子级高纯硅材料、区熔硅单晶研发及产业化能力，推进新型敏感材料、复合功能材料、电子级氢氟酸、半导体靶材研发及产业化、电子级液体颗粒计数器，提升集成
电路设计
能力
颗粒计数器
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2023-12-26 05:51
【笔记】EDA学习笔记
网课：立创EDA（专业版）
电路设计
与制作快速入门资料：pan.baidu.com/s/1UlcfvAZ13s_wOHo3cvNQxA?
是孑然呀
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2023-12-26 01:09
经验分享
笔记
学习
Verilog
之小规模经典
电路设计
verilog
语句执行顺序每个语句块，是事件(event)触发执行的主要分为连续赋值语句assign过程赋值语句always,initial(只执行一次)连续和过程之间是并行执行的，只要满足出发条件即可
Per_HR7
·
2023-12-25 23:48
fpga开发
【【IIC模块
Verilog
实现---用IIC协议从FPGA端读取E2PROM】】
IIC模块
Verilog
实现–用IIC协议从FPGA端读取E2PROM下面是design设计I2C_dri.vmoduleIIC_CONTROL#(parameterSLAVE_ADDR=7'b1010000
ZxsLoves
·
2023-12-25 17:05
Verilog学习系列
FPGA学习
fpga开发
单片机
嵌入式硬件
【FPGA】
Verilog
实践：优先级编码器 | Priority encoder
0x00优先级编码器（Priorityencoder）"能将多个二进制输入压缩成更少数目输出的电路或算法的编码器"优先级编码器是一种编码器，它考虑了两个或更多输入位同时变为1但没有收到输入的情况。当输入进来时，优先级编码器会按照优先级顺序进行处理。通常，它按升序或降序排列输入的优先级，当没有输入时，它会向输出一个1，以区分零输入和零输出。在下面的真值表中，输入值的优先级顺序如下：优先级编码器012
柠檬叶子C
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2023-12-25 17:52
fpga开发
【数字IC设计】
Verilog
计算x/255的商和余数
问题描述已知x是16位无符号整数，求x除以255的余数和商。尽量降低实现方式的硬件开销（包括面积和时序）思路由于除数255是一个常数，因此，直观上给人的感觉就是应该有相应的优化方法，即相对于除数可变的实现方式，在面积、时序方面应该有所改善。对于该问题，本文给出了如下所示的解决方式：记hi=x[15:8]lo=x[7:0]则有：x=hi*256+lo对上式稍做变换，有x=255*hi+(hi+lo)
FPGA硅农
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2023-12-25 01:52
数字IC进阶
数字IC
数字IC设计
手把手教你移植蜂鸟E203 hbridv2【集创芯来RISC-V杯】
spm=1000.2115.3001.5343关注公众号【集成
电路设计
教程】，获取更多学习资料，并拉你进“IC设计交流群”。QQIC设计交流群群号：866169462。
雪天鱼
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2023-12-25 01:52
Altium Designer入门到就业【目录】
《AD目录》 欢迎大家来到《AltiumDesigner入门到就业》该专栏包括【
电路设计
篇】【PCB设计篇】【电路仿真篇】【PCB仿真篇】四个部分，以供大家参考。
硬小二
·
2023-12-25 01:52
《Altium
Designer入门到就业》
硬件开发
AD24
Altium
Designer
LabVIEW与PID在温度测控系统中的应用
系统的核心在于LabVIEW的FPGA模块，该模块允许开发者无需深入底层硬件描述语言（如VHDL或
Verilog
）即可配置FPGA，极大简化了硬件集成过程。在软件设计方面，LabV
LabVIEW开发
·
2023-12-24 20:28
LabVIEW开发案例
fpga开发
labview
LabVIEW开发
LabVIEW
LabVIEW编程
Verilog
字符串
文章目录字符串简介字符串声明字符串操作输出字符画字符串简介一个字符串是由双引号"括起来并包含在一行中的字符序列。在表达式和赋值语句中，用作操作数的字符串被视为由8bitASCII码值表示的无符号整数常量。字符串声明字符串变量是wire/reg类型的变量，宽度等于字符串中的字符个数乘以8。reg[8*12-1:0]stringVar;//可以存储12个字符initialbeginstringVal=
暴风雨中的白杨
·
2023-12-24 18:56
FPGA
Verilog
FPGA
Verilog
if语句阻断z状态传播
一、测试代码设置两组输入输出，对比使用assign赋值语句与alwaysif语句。if_assign_test.v`timescale1ns/1ps////Engineer:wkk//ModuleName:if_assign_test//moduleif_assign_test(inputif_a_in,inputif_b_in,inputif_c_in,inputif_d_in,inputass
暴风雨中的白杨
·
2023-12-24 18:25
FPGA
verilog
Verilog
RAM/ROM的数据初始化
文章目录一、初始化方式二、测试FPGA设计中RAM和ROM作为存储器用来存储可变或不可变类型的数据。ROM初始化一般是加载固定数据，RAM声明时默认为不定态数据，初始化时可以让数据为全1或者全0。一、初始化方式复位时按地址写入初值always@(posedgeclk_inornegedgerst_n_in)beginif(!rst_n_in)beginram_reg[0]<=xxx;ram_reg
暴风雨中的白杨
·
2023-12-24 18:55
FPGA
fpga开发
“FPGA+MDIO总线+UART串口=高效读写PHY芯片寄存器！“（含源代码）
本文通过
Verilog
HDL去实现MDIO，但是88E1518芯片对不同页的寄存器读写需要切换页，无法直接访问寄存器，如果通过代码读写某些固定寄存器的话会比较麻烦。
电路_fpga
·
2023-12-24 17:50
fpga开发
「
Verilog
学习笔记」并串转换
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网串并转换操作是非常灵活的操作，核心思想就是移位。
KS〔学IC版〕
·
2023-12-24 17:57
Verilog学习笔记
学习
笔记
Verilog
「
Verilog
学习笔记」序列发生器
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmodulesequence_generator(inputclk,inputrst_n
KS〔学IC版〕
·
2023-12-24 17:27
Verilog学习笔记
学习
笔记
Verilog
「
Verilog
学习笔记」自动售卖机
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmodulesale(inputclk,inputrst_n,inputsel
KS〔学IC版〕
·
2023-12-24 17:25
Verilog学习笔记
学习
笔记
Verilog
always（*）是什么意思？
在最开始学习
verilog
时，发现别人写的代码中出现了always@（*）的代码，当时也是一脸懵，不知道啥意思，也找不到人询问，网上也很少解答这种简单问题的，所以写下这样一个解答，希望刚学习的小白可以很快的理解它的含义
文华也曾献与你
·
2023-12-24 12:25
fpga开发
verilog
中#是什么意思？#有什么作用？
在使用
verilog
语言进行硬件描述时，你是否也经常用到#这个符号，那么你是否关心过这个符号到底是什么意思呢？它的作用是什么呢？
文华也曾献与你
·
2023-12-24 12:25
fpga开发
新手零基础入门学习51单片机教程
云龙51单片机视频教程及配套书本云龙51单片机视频——课程简介：视频教程从开发的角度来讲述单片机开发的整个流程；原理部分从最基本的电子元器件的认识进行讲解，讲述电路工作原理及如何进行
电路设计
；编程部分从零开始讲解
mdaren
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2023-12-24 11:02
ZYNQ之FPGA学习----Vivado功能仿真
Vivado还支持与ModelSim、
Verilog
Compiler
鲁棒最小二乘支持向量机
·
2023-12-23 23:55
一起学ZYNQ
笔记
fpga开发
经验分享
ZYNQ
Vivado
功能仿真
【0基础学会
Verilog
】007.
Verilog
实现类似C语言的循环结构
本文介绍如何使用
Verilog
HDL语言实现类似C语言循环结构，以此为基础进一步向同学们介绍
Verilog
语法1.C语言循环结构求累加和函数1.1待转换的C语言函数–For循环结构求和#include/
richfu72
·
2023-12-23 23:24
0基础学会Verilog
fpga开发
开发语言
【0基础学会
Verilog
】005.
Verilog
语言的选择结构
通过前面的博文我们已经学会如何将一个简单的计算多项式的值C语言函数转换为具有相同功能的
Verilog
模块，并为其编写相应的测试模块，即所谓testbench对其进行仿真，通过对仿真波形的检查可以验证所设计模块的功能是否与
richfu72
·
2023-12-23 23:54
0基础学会Verilog
fpga开发
c语言
c++
算法
【0基础学会
Verilog
】006.
Verilog
语言的多分支选择结构
本篇博文介绍如何将C语言的多分支选择结构转换为
Verilog
硬件模块。我们知道，C语言的选择结构有两种形式，if-else结构和switch-case结构。
richfu72
·
2023-12-23 23:54
0基础学会Verilog
fpga开发
c语言
c++
vivado仿真
Verilog
的代码编写完成了，代码是否正确，需要经过仿真的验证。
AI_vvv
·
2023-12-23 23:53
VIVADO
fpga开发
【0基础学会
Verilog
】004. 学会使用Vivado自带仿真器
编写好实现指定功能的
Verilog
模块后，需要对其进行仿真来验证模块的正确性，这需要用到EDA开发工具的仿真器，我们选择Xilinx公司的Vivado自带的仿真工具进行仿真。
richfu72
·
2023-12-23 23:21
0基础学会Verilog
fpga开发
c语言
【【迭代七次的CORDIC算法-
Verilog
实现】】
迭代七次的CORDIC算法-
Verilog
实现求解正弦余弦函数COEDIC.vmoduleCORDIC#(parameterDATA_WIDTH=4'd8,//wesetdatawidthparameterPIPELINE
ZxsLoves
·
2023-12-23 22:24
Verilog学习系列
算法
fpga开发
【【迭代16次的CORDIC算法-
verilog
实现】】
迭代16次的CORDIC算法-
verilog
实现-32位迭代16次
verilog
代码实现CORDIC.vmodulecordic32#(parameterDATA_WIDTH=8'd32,//wesetdatawidthparameterPIPELINE
ZxsLoves
·
2023-12-23 22:53
Verilog学习系列
算法
fpga开发
【模拟集成
电路设计
】学习笔记（一）
【模拟集成
电路设计
】学习笔记（一）前言：课堂tips1、放大器2、有源器件3、设置静态工作点Q的原因4、小信号近似的意义：5、为什么MOS可以作为放大元件6、集成电路中三种电阻（按照实现方式分类）7、Miller
Successful 、
·
2023-12-23 22:33
学习笔记
模拟CMOS集成电路
IC基础复习
模拟CMOS集成电路
经验分享
学习笔记
在modelsim中查看断言
方法一：单纯的modelsim环境（1）编译
verilog
代码时按照system
verilog
进行编译vlog-svabc.v或者使用通配符编译所有的.v或者.sv文件（vlog-sv*.sv*.v）（
一只迷茫的小狗
·
2023-12-23 13:17
verilog
vivado
Systemverilog
fpga开发
晶振不起振常见的原因和解决办法
在
电路设计
中，晶振是一种定时元件，负责产生一定频率的信号。然而，当晶振无法正常工作时，就会导致整个电路无法正常运行。这种情况通常称为晶振不起
晶振厂家-晶发电子
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2023-12-23 12:44
经验分享
现代 CPU 技术发展
提示：因为是面向软件开发者，所以会忽略掉一些
电路设计
、制造工艺等底层的硬件知识。同时也不会特别深入的介绍每个知识点，只是提供一个概览。CPU指令集和运行原
快乐非自愿
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2023-12-23 09:00
java
微服务
开发语言
vim常用命令及使用技巧
系列文章目录第一章vim常用命令前言vim编辑器是一种强大的代码coding编辑器，比如对
Verilog
，system
verilog
，c++等，其中有很多使用技巧以及相关插件，如果能很好的掌握这些，可以极大的提高编程效率
love混世_魔王
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2023-12-23 07:17
vim
编辑器
linux
fpga开发
开发语言
嵌入式硬件
关于时钟模块完备性验证方法第一章
二、System
Verilog
assertion1.利用断言的方式来进行门控的检查2.对上述断言进行解析总结前言随着集成电路的规模越来越大，系统中所需要的时钟系统也越来越复杂，如何保证时钟验证的完备性一直是众多验证工程师追求的目标
love混世_魔王
·
2023-12-23 07:47
fpga开发
单片机
嵌入式硬件
开发语言
前端
数字电路中高速时钟信号布线主要存在的问题
时钟
电路设计
主要的问题有如下几个方面。(1)阻抗控制。计算各种由印制板线条构成的微带线和微带波导的波阻抗、相移常数、衰减常数等等。许多设计手册都可以查到一些典型
飞奔的大虎
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2023-12-23 03:11
EDA设计基础练习题
2、三输入三输出
电路设计
：输入A为1时，对应输出为1，A为0时，输出为0；输入B为1时，对应输出为0，B为0时，输出为1；输入A、B、C有一个为1时，C对应输出为1。
北国无红豆
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2023-12-23 02:44
FPGA
fpga
MPU6050六轴陀螺仪外围电路分析
前言MPU6050六轴陀螺仪常用的外围
电路设计
分析MPU6050六轴陀螺仪外围电路1、首先是1号引脚，一号引脚是CLKIN，可以接外部的时钟输入，如果不使用的话则接GND使用手册描述：2、二号到五号引脚为
我先去打把游戏先
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2023-12-22 21:51
单片机
stm32
嵌入式硬件
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